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vhdl VHDL 자판기 signal processing 디지털신호처리 디지털 시계 signal processing first 디시설 반도체 FFT
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"signal processing" 검색결과 321-340 / 1,346건

  • 자료 표지
    [A+]공정제어(Process Control) - Pneumatic Control Valve 제어의 이해
    로 inal을 변화시키는 hold도 있다. Hold의 종류에 따라 다양한 같은 digital signal이라도 다른 analog signal로 변환된다.Control valve는 아주 ... 해서 생긴 3~15 psig signal에 의해 조절된다. controller에서 내보내는 command signal은 4~20 mA signal인 경우가 많기 때문에 I/P ... transmitter를 사용해서 signal을 변환시켜준다.Pneumatic control valve의 구조는 아래 그림 1에 나타나있다. Diaphragm 아래에 actuator s
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    | 리포트 | 38페이지 | 3,000원 | 등록일 2020.06.04 | 수정일 2021.02.11
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  • 자료 표지
    FPGA [package & function & procedure]
    으려고 하였다. 그리고 signal ( ... 을 일치시켜야 하며 process maxmin() 괄호안에 처음에 선언한 port입출력값의 순서를 맞춰서 설계해야만 원하는 값을 얻을 수 있을 것이다. procedure에서 출력값 ... 값중 하나가 나오고 만약 다른수가 나오면 “00000” 값으로 나오게 코드를 설계해서 파형이 나오게 만들었다.2. process선언부procedure을 process선언부, 즉
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    | 리포트 | 8페이지 | 1,500원 | 등록일 2020.10.22 | 수정일 2021.04.15
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  • 자료 표지
    VHDL실습 메모리(ROM,RAM)설계
    적으로 signal이다.? variable : ① 할당은 ‘:=’으로 한다.② 지역적 정보를 표현한다. ③ 지역적(local)이다. -> 해당 process, function ... VHDL 레포트1.서론 - (1) signal vs variable(2) ROM vs RAM2.실습내용 - (1) signal(2) variable(3) ROM(4) RAM1 ... .서론(1) signal vs variable? signal : ① 할당은 ‘ 코드전체에서 사용가능하다.④ 순차코드 내부에서 사용될 때는 값의 갱신이 즉각적으로 이루어지지 않
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    | 리포트 | 10페이지 | 2,000원 | 등록일 2019.04.20
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  • 자료 표지
    Nyquist 이론에 대한 실험, MATLAB 코드 포함
    Digital Signal Process융합전자공학부2014002742김명훈1. 과제 분석1) 과제의 목적MATLAB을 이용하여 analog signal을 sampling해서 ... discrete signal x[n]으로 바꿔준 후x(t)= sum _{n=- INF } ^{INF } x[n]sinc( {t-nT} over {T} )위와 같 ... 때 제대로 reconstruction이 일어나는지 확인한다.2) 결과 예상Discrete signal x[n]을 reconstruction을 취해줄 때 원래 signal과 일치
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    | 리포트 | 5페이지 | 1,000원 | 등록일 2019.10.02
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  • 자료 표지
    biosensor에 대한 발표 자료 입니다.
    which is detected and may be measured by the transducer. Third after transduction signal from ... biological to electrical signal where its amplification is necessary and takes place and read out in ... detector after processing the values are displayed for monitor and controlling the system.
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    | 리포트 | 12페이지 | 1,500원 | 등록일 2019.10.20
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  • 자료 표지
    Gibbs' 현상에 대한 실험, MATLAB 코드 포함
    었다. 부가적으로 sampling frequency를 점차적으로 늘여가면서 신호가 어떻게 바뀌는지 확인해봤는데2BW보다 약간 작은f _{s} = 9Hz를 넣어줬을 때 원래의 signal ... 과 비슷하지만 약간 aliasing이 된 signal이 출력된다는 것을 확인할 수 있었다.4. Appendix[MatlabHW_5.m]clear;clc;%% parameters%f0 ... = 5; % frequency of a sine wave (original signal)Fs = 9; % sample rateTs = 1/Fs; % time interval
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    | 리포트 | 5페이지 | 1,000원 | 등록일 2019.10.02
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  • 자료 표지
    동물발생학 chapter9 번역 및 정리본
    간의 signal로 서로 영향을 주는 Induction.2. induction의 type1) permissive : 하나의 세포가 signal에 대한 오직 한 종류 ... 의 respond발생2) Instructive : 다수의 세포들이 농도가 다른 signal에 따라 서로 다른 respond발생3. cell signaling1) diffusion : signal ... transduction2) direct contact : extracellular matrix등의 매개체를 통해 연결되 signal 전달3) gap junction
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    | 리포트 | 2페이지 | 1,000원 | 등록일 2020.03.28
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  • 자료 표지
    Discrete domain Fourier transform 실험, MATLAB 코드 포함
    이 그려졌으므로 이론에 맞게 출력된 것을 확인할 수 있었다. 그리고 DFT 된 signal X[k]를 다시 IDFT를 통과시켜서 나온 signal을 확인한 결과, original ... signal과 일치하므로 IDFT도 잘 동작한 것을 확인할 수 있었다. 하지만 DFT가 동작할 때 원래 0점을 기준으로 양쪽에 delta function이 있어야 하지만 실시간 ... 었다. 그러므로 IDFT의 phase를 보면 original signal에 비해 약간의 shifting이 일어났을 것이라는 것을 예상할 수 있었다.4. Appendix[MatlabHW_8
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    | 리포트 | 3페이지 | 1,000원 | 등록일 2019.10.02
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  • 자료 표지
    VHDL VLSI SOC 설계step motor
    : OUT std_logic ); end motor1_rot; architecture RoV_Lab of motor1_rot is signal cnt : std_logic_vector ... (15 downto 0); signal clk_40 : std_logic; signal mot_cnt : std_logic_vector (1 downto 0 ... ); signal phase_out : std_logic_vector (3 downto 0); signal stop : std_logic; signal step_cnt
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    | 리포트 | 11페이지 | 1,000원 | 등록일 2018.11.18
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  • 자료 표지
    연세대 전기전자 기초실험 chapter. 12 (2017년판) 예렙+결렙
    an see the analog signals by these process. To understand VGA, knowing about VGA sync signal is very ... important.VGA has two synchronization signals. There are Hsync signal and Vsync signal. [Figure. 2 ... ] shows the concept of this VGA Sync signal. HSync is for horizontal synchronization of VGA. And Vsync is for vertical synchronization of VGA.
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    | 리포트 | 16페이지 | 2,000원 | 등록일 2018.07.17
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  • 자료 표지
    디시설 - 전가산기, 전감산기 설계
    단점이 있다.signal 선언signal은 VHDL 모델링을 위해 entity 사이를 연결하는 데 사용되며, entity 간 동적 데이터를 주고받기 위한 수단으로 활용 ... 된다.signal에는 두 종류가 있는데, 입출력 port로 선언하는 방법과 내부 신호 signal로 선언하는 방법이다. 입출력 port signal인 경우 entity 내에 port로 선언 ... 해 입출력 신호를 정의하며, 그 외의 signal 선언은 architecture와 begin 사이에 넣는다.위에서 작성한 10행, 12행 코드에서 k는 표준논리 데이터 타입 3비트
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    | 리포트 | 9페이지 | 1,000원 | 등록일 2019.07.20
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  • 자료 표지
    기초전자회로 및 실험 - CS Stage
    ExperimentIn this experiment, we will measure DC in-out transfer curve and small signal amplification ... the value of from 0 to and measure .3) Put NMOS in saturation region and inject 10kHz small signal s ... maximizes small signal gain and their waveforms44104.24304.44404.64304.8380In this procedure, we
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    | 리포트 | 5페이지 | 2,000원 | 등록일 2019.10.26 | 수정일 2021.09.23
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  • 자료 표지
    기초전자회로 및 실험 - CD Stage
    ExperimentIn this experiment, we will measure DC in-out transfer curve and small signal amplification ... 10kHz small signal sinusoidal wave. Check the output waveform.4) Change the value of R and repeat ... NMOto linear function at that point.2) Finding that maximizes small signal gain and their waveformsIn
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    | 리포트 | 5페이지 | 2,000원 | 등록일 2019.10.26 | 수정일 2021.09.23
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  • 자료 표지
    Gibbs' 현상에 대한 실험2, MATLAB 코드 포함
    는 time domain의 sinc function signal을 fourier transform시켜야 하는데 fourier transform의 수식은n = 100일때의H _{LP,K ... domain에서 나타나는 signal이 깔끔하게 사각파로 나타나지만 K가 발산하지 않게 되면 사각파에서 약간의 ripple이 발생하게 된다. 이를 Gibbs’ phenomenon이라고 하 ... Digital Signal Process융합전자공학부2014002742김명훈1. 과제 분석1) 과제의 목적Frequency domain에서의 rectangular pulse
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    | 리포트 | 2페이지 | 1,000원 | 등록일 2019.10.02
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  • 자료 표지
    디시설 - 4비트 가산감산기 , BCD 가산기
    의 자리 수를 나타내기 위한 signal 변수, bcd는 1의 자리 수를 나타내기 위한 signal 변수이다.process(a, b) : mid_sum은 a+b의 값을 가지고 합 ... 며, package에서 ‘w=4’로 정의했으므로, 0~15의 범위를 갖는다.signal 선언 : 22행의 hex2, hex1은 a, b의 연산 결과를 2개의 16진수로 나타내도록 하 ... 은 0~18의 값을 가질 수 있으며, 이 중간 값이 10 미만이면 덧셈 결과가 그대로 signal result에 저장되지만, 10~18의 값이면 BCD로 변환해야 한다.result
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    | 리포트 | 10페이지 | 1,000원 | 등록일 2019.07.20
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  • 자료 표지
    디지털논리회로실험(Verilog HDL) - SR Latch, Level-Sensitive D-latch, D Flip-Flop
    thit, do not change it again until the circuit has had time to complete all its signal transitions and ... a signal travel?→ Depends on how long C = 1?D Flip-Flop-Flip-flop: Bit storage that stores on clock ... of not knowing through how many latches a signal travels when c = 1→In figure below, signal travels
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    | 리포트 | 12페이지 | 1,000원 | 등록일 2019.08.29
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  • 자료 표지
    Hamming window에 대한 실험, MATLAB 코드 포함
    window의 차이를 명확하게 확인할 수 있었다. Rectangular window를 통과한 signal의 경우 cut-off frequency에서 더 많은delta 로 값이 튀 ... 었고 Hamming window의 경우 훨씬 적은delta 을 가지는 것을 확인할 수 있었다.3) Phase 분석수업시간에 배운 대로 phase가 signal이 한번 뒤집어질 때 ... Digital Signal Process융합전자공학부2014002742김명훈1. 과제 분석1) 과제의 목적Rectangular window와 Hamming window를 통과
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    | 리포트 | 3페이지 | 1,000원 | 등록일 2019.10.02
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  • 자료 표지
    HDL및실습 RAM과 ROM 메모리 설계하기 A+
    _ingeger()는 ieee.std_logic_unsigned package가 제공하는 signal을 10진수로 변환하는 FUNCTION으로 입력포트 address의 값을 메모리 ... : 프로세스의 라벨(clk, address) 가 중요하다는 것을 알려줌.19 : process의 이름을 READ로 정의, 정의하지 않아도 무방함20 : 8바이트로 구분된 32비트의 방
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    | 리포트 | 12페이지 | 3,000원 | 등록일 2020.07.05
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  • 자료 표지
    ps2통신 키보드 VHDL, ps2 keyboard vhdl
    : 전송기의 80kHz 클락pclk_cnt: 클락 카운트수bit_cnt: 비트수(0~10) 11비트temp_data : data값을 전달받을 signal 선언tx_data : 8비트 ... 의 temp_data값을 전달받기 위한 signal 선언statd_d : 시작신호를 알기 위한 signal선언flag : START로 가기 위한 SIGNAL 선언type state ... _type is (IDLE, START, SEND, PARITY, STOP);signal state : state_type;signal cnt : std_logic_vector(9
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    | 리포트 | 16페이지 | 1,000원 | 등록일 2018.12.01
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  • 자료 표지
    화학센서
    electrical signals. External stimulation is what we want to detect and measure. - This refers to changing ... the amount of physics and chemistry into electric signals. 4p Sensor 5p Composition Receptor ... signal converter using the property of a biometrics selectively coupled with a specific substance
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    | 리포트 | 26페이지 | 2,000원 | 등록일 2019.09.22
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2025년 12월 17일 수요일
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