결과 리포트 - RS 및 D 플립플럽, JK 및 T 플립플럽

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전자컴퓨터실험1.
최신논리회로실험책.
RS 및 D 플립플럽
JK 및 T 플립플럽
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실험 9. RS 및 D 플립플럽(Flip Flop)
*91 회로: 이 회로는 R, S입력에 따른 Q와 의 출력을 구해보는 RS플립플럽 실험이였다. 이 RS 플립플럽은 NAND게이트로 이루어져있으므로 7400(NAND) 게이트로 구현하였다. 이 실험은 R(Reset 입력)과 S(Set 입력)이 올바르게 동작을 하는가 확인을 하는 실험이었다. 위 실험 결과표를 보면 R입력 때 Q가 0값이 들어오는 것과 S입력 때 Q가 1이 들어오는 것을 확인하였고, 이는 이론적인 진리표와 일치한다. 따라서 회로가 잘 구성되어있음을 확인할 수 있었다.
*93 회로: 이 회로는 R, S입력에 CP 입력을 준 R, S, CP의 입력에 따른 Q와 의 출력을 구해보는 RSLatch 실험이었다. 이 회로는 기본 CP입력을 R과 S입력의 곱으로 주었고 이를 7408(AND) 게이트와 7402(NOR) 게이트를 이용해 회로를 구성하였다. CP가 0이면 입력이 모두 0이므로 Q값이 유지된다. 그리고 CP가 1이 입력이 되면 RSLatch가 동작되게 된다. 위 표.96을 보면 S가 입력되면 Q가 1이 들어오고 R이 입력되면 Q가 0이 들어오는 것을 확인할 수 있다. 그리고 R=S=0이면 값이 유지가 되는 것을 확인할 수 있다. 이 역시 이론적인 진리표와 일치한다. 따라서 회로가 잘 구성된 것을 확인하였다.
실험 10. JK 및 T 플립플럽(FlipFlop)
*102 회로: 이 회로는 J, K, CP 입력에 따른 Q값을 확인하는 JK플립플럽 실험이었다. 이 회로는 CMOS7476(Negative JK FlipFlop) 게이트를 사용하여 구현한 회로이다. 기본 J, K입력에 따른 Q값을 확인하는 실험이다. 구체적으로 JK 플립플럽의 회로는 SR 플립플럽의 두 S, R 값의 (1,1) 금지 입력에 대한 보완이 된 회로이다.

참고자료

· 없음