//opcode(8bit)+Length(8bit)+Base-Reg1(4bit)+Offset1(12bit)+Base-Reg2(4bit)+Offset2(12bit)
struct SS_Machine{
char Opcode[8];
char Length[8];
char Base_Reg1[4];
char Offset1[12];
char Base_Reg2[4];
char Offset2[12];
};
struct operators instruction[103] = {{"AR" , "1A" , "RR"} , {"A" , "5A" , "RX"} , {"AP" , "FA" , "SS"} , {"AH" , "4A" , "RX"} , {"ALR" , "1E" , "RR"} ,
{"AL" , "5E" , "RX"} , {"NR" , "14" , "RR"} , {"N" , "54" , "RX"} , {"NI" , "94" , "SI"} , {"NC" , "D4" , "SS"} , {"BALR" , "05" , "RR"} ,
{"BAL" , "45" , "RX"} , {"BASR" , "0D" , "RR"} , {"BAS" , "4D" , "RX"} , {"BCR" , "07" , "RR"} , {"BC" , "47" , "RX"} , {"BCTR" , "06" , "RR"} ,
{"BCT" , "46" , "RX"} , {"BXH" , "86" , "RS"} , {"BXLE" , "87" , "RS"} , {"CR" , "19" , "RR"} , {"C" , "59" , "RX"} , {"CP" , "F9" , "SS"} ,
{"CH" , "49" , "RX"} , {"CLR" , "15" , "RR"} , {"CL" , "55" , "RX"} , {"CLC" , "D5" , "SS"} , {"CLI" , "95" , "SI"} , {"CVB" , "4F" , "RX"} ,