Elementary dedicated microprocessor - CU, DP Design 및 VHDL 코드 설계 레포트

소개

"CU, DP Design 및 VHDL 코드 설계 레포트"에 대한 내용입니다.
하단의 실습 지침에 맞게 코드를 설계하고 컴파일한 결과를 작성한 레포트 입니다.

[실습 지침 1]
주어진 code를 이용해서 알고리즘 실행에 필요한 Datapath를 구현하고 간단한 simulation을 통해 검증하라.
Variable: i (register 필요)
Functional Unit: adder
Line 1 (i=0)과 line 3 (i=i+1) 에서 i에 두 가지 입력을 필요로 함.
MUX를 사용할 수도 있겠지만 register를 clear (reset) 하는 것으로 충분함.
Status signal (i≠10) 을 control unit에 제공해야 함.

[실습 지침 2]
Create the control unit for the algorithm & combine it with DP.
전체 회로를 simulation을 통해 검증하라.

*주어진 코드는 제공하는 발표 피피티에 기재 되어 있습니다.

목차

없음

본문내용

Lab 08-1
-다음 페이지에 주어진 code를 이용해서 알고리즘 실행에 필요한 Datapath를 구현하고 간단한 simulation을 통해 검증하라.
.Variable: i (register 필요)
.Functional Unit: adder
.Line 1 (i=0)과 line 3 (i=i+1) 에서 i에 두 가지 입력을 필요로 함.
.MUX를 사용할 수도 있겠지만 register를 clear (reset) 하는 것으로 충분함.
.Status signal (i≠10) 을 control unit에 제공해야 함.

<중 략>

RTL viewer
-주어진 RTL viewer와 같은 모습으로 나온 것을 확인할 수 있었다.
-data를 비교하여 10이 되지 않았으면 1씩 add하는 프로세스를 가진다.

Simulation
1.clock rising edge 에서 clear가 1이므로 초기화
2.clock rising edge 에서 load가 1이므로 add연산이 수행되고 나온다
3.내부 시그널을 관찰한 결과 add연산이 잘 진행됨을 알 수 있었다.(1씩 값이 증가함)

참고자료

· 없음