인하대 VLSI 설계 4주차 XOR

소개

인하대 VLSI 설계 및 프로젝트 실습 4주차 XOR 결과보고서입니다! 2022년 1학기에 수강하여 작성했고 보고서 쓰는데 유용하게 이용해주셨으면 좋겠네요

목차

1. 실습 이론
2. 실습 내용
3. 실습 결과 및 분석

본문내용

1. XOR Gate
XOR Gate
입력출력
000
011
101
110
: XOR Gate는 두 입력 값이 서로 다른 경우 1을, 서로 같은 경우 0을 출력하는 gate로 배타적 논리합이라고도 한다. 이를 나타내는 진리표는 [표 1]과 같다.
진리표를 보면 입력 신호가 서로 같을 경우 0, 서로 다를 경우(배타적인 경우) 1이 출력됨을 알 수 있다.
이 진리표를 토대로 카르노맵을 그려서 입력식을 구하면
X = AB’ + A’B가 나온다.
○1 Transistor level layout: transistor level layout을 그리는 과정을 살펴보면 NMOS network에 A와 B를 직렬 연결해 AB, A’과 B’을 직렬 연결해 A’B’을 만들고 만든 AB과 A’B’을 병렬 연결하여 NMOS network를 완성한다. 그리고 그 위의 PMOS network는 NMOS
Network와 dual로 구성하면 전체 회로가 완성된다.
[그림 1]은 XOR Gate의 trangistor level layout이다. XOR gate를
구현하기 위해 입력 A, B 그리고 A ̅,B ̅를 만들기 위한 Inverter 2개가 요구된다.
○2 PMOS, NMOS의Size 설정: Hole의 mobility(μ_p)가 Electron의 mobility(μ_n)의 0.5배 정도이기 때문에 <중략>

참고자료

· 없음