서강대학교 21년도 디지털논리회로실험 7주차 결과레포트 (A+자료) - Counter, State Machine, State Diagram

소개

서강대학교 전자공학과 4점대 학점 공돌이입니다.

A+를 받은 양질의 자료를 올립니다.

목차

1. 목적
2. 이론
3. 실험결과
4. 검토사항
5. 설계과제(토의)
6. 참고자료

본문내용

2-1. Counters
Counter는 clock에 의해 cycle을 반복하는 순차 논리회로이다. 일반적으로 000->001->…->111->000과 같이 n-bit 숫자가 증가/감소하는 기능을 수행한다. counter는 여러 개의 flip-flop을 이용해 구성하게 된다.

비동기 counter는 별도의 소자 없이 n개의 flip-flop으로 만든 counter이고, flip-flop들은 clock신호를 공유하지 않는다. 다음의 비동기 counter에서 Q0가 다음 bit의 clock에 관여하게 되고, 따라서 Q1은 Q0의 2배에 해당하는 주기를 가지며 toggle된다.

비동기 counter

동기 counter는 flip-flop들이 clock 입력을 동일한 CLK 신호로 연결하여 동시에 출력이 바뀌는 counter이다. 이때 출력이 다음 flip-flop의 clock에 어떻게 연결되는지에 따라 synchronous serial counter, parallel counter로 구분할 수 있다. 이때 counter의 enable 신호가 사용된다.

위 그림의 왼쪽이 serial, 오른쪽이 parallel counter이다. serial counter의 경우, CLK의 주기가 매우 짧은 경우, 전달 지연에 의해 counter가 제대로 기능하지 않을 수 있지만, parallel counter의 경우 그러한 문제가 발생하지 않고, 빠른 counting을 구현할 수 있다.

2-2. State machine Design
state machine은 n개의 flip-flop을 이용해 2n개의 state를 갖게 되며, 이러한 state와 입력에 따라 다음 state, output을 결정하는 순차 논리회로이다. 이 때 output이 현재 state와 input에 따라 결정되면 Mealy, 현재 state에 따라서만 결정되면 Moore machine이라고 한다. state machine은 기본적으로 Next-state를 결정하는 module, FF들로 state를 저장하는 module, ouput을 결정하는 module로 구성된다.

참고자료

· Stephen Brown and Zvonko Vranesic. 2009. Fundamentals of Digital Logic with VHDL Design. 3rd ed. McGraw Hill
· https://www.eeweb.com/spdt-switch-debouncing-with-an-sr-latch/ , debouncing
· https://www.xilinx.com/support/documentation/sw_manuals/xilinx14_7/spartan6_scm.pdf