기초 Risc v 설계 코드와 검증 코드( RiscV 기계어 코드 파일 만는는 타스크 함수 포함)

소개

Verilog(systemverilog)로 작성한 Risc V의 기본 동작(ADD,SUB,SW,LW,BEQ,SET)을 확인하기 위한 RTL 논리 회로 설계의 소스 코드와 이의 인스트럭션 동작확인을 위한 테스트벤치입니다.
설계를 의하여 Risc V 32bit CPU의 기본 동작의 동작을 인스트럭션 코딩을 하였으며,위의 코드 동작을 확인하기 위해 인스트럭션의 기계어 코드를 테스트벤치에서 자동으로 생성하여 파일로 만들어 주는 기능을 수행하였고, 만들어진 인스트럭션 코드는 CPU에 의해 읽혀서 인스트럭션 단위로 실행되어 그 결과를 waveform파형으로 그렸다.
( Risc V 의 모든 인스트럭션 수행을 코딩한 것은 아니고 기본 코드만을 1Cycle 실행 과정을 보임으로써 나중에 인스트럭션의 추가적인 기능 추가와 검증에 도움이 되도록 한다.)

목차

1. 설계코드 ( 최상위 모듈 top.v )
2. 검증코드 ( testbench moduel:TB_top.v)
3. 출력파형 (waveform)

본문내용

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참고자료

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