기초전자회로실험 - Moore & Mealy Machine 예비레포트

소개

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목차

1.실험제목

2.실험목적

3.실험장비
1) Digilent Nexys4 FPGA Board
2) Vivado Design Suite 2014.4
3) Xilinx
4) Altera

4.관련이론
1) FSM(Finite State Machine)
2) Moore Machine & Mealy Machine

5.실험방법

6.Vivado simulation

7.참고문헌

본문내용

2. Vivado Design Suite 2014.4 :
Xilinx에서 HDL 디자인의 합성 및 분석을 위해 제작 한 software suit이다.
3. Xilinx :
ISE (Integrated Synthesis Environment)는 Xilinx에서 HDL 설계의 합성 및 분석을 위해 제작 한 소프트웨어 도구이다.
4. Altera : Quartus II는 Altera에서 제작 한 programmable logic device design 소프트웨어이다.

4. 관련 이론 :
1) FSM(Finite State Machine) :
유한한 개수의 상태를 가질 수 있는 추상 기계이며, 한 번에 하나의 상태만 가지게 된다. 유한 상태 기계에 있어서 현재 상태(Current State)란 임의의 주어진 시간의 상태를 의미한다. 물론 이 상태는 정의에 의해 한 가지로 압축된다. (동시에 여러 개의 상태를 가질 수 없다) 특수한 사건(Event)이 발생하면 유한 상태 기계의 상태는 다른 상태로 변할 수 있다. 이것을 전이(Transition)이라고 한다. 유한 상태 기계는 현재 상태로부터 전이 가능한 상태와 이러한 전이를 유발하는 조건의 집합으로 정의된다. 즉, FSM은 상태의 개수가 유한하고 외부로부터 입력을 받아 자신의 상태를 전환할수 있다. 상태에서 출력이나 액션이 일어나게 할 수 있는 특징을 가지고 있다. FSM을 설계하는 과정은 먼저 문제를 정의하고 각 상태에 이진 값을 정의한다. (ex) 0: 전원 켜는 중, 1: 작동 중 등) 그리고 State Table와 K-Map 등을 활용하여 최적화한다. 마지막으로 최적화된결과로 적절한 논리 회로도를 설계한다. [2]

참고자료

· https://m.blog.naver.com/rlaghlfh/221092364207
· https://wnsgp.tistory.com/25
· https://www.google.com/search?q=fsm&sxsrf=ALeKk013SvGcos-ktANXLz9L1Ck4T1LHjQ:1601056568869&source=lnms&tbm=isch&sa=X&ved=2ahUKEwiFyrXA8ITsAhXKdCsKHYLUDsAQ_AUoAXoECBUQAw&biw=1053&bih=915#imgrc=1yc9jwk3qsZIWM
· http://www.jmjs.com/design/studyhdl/jmjsmsg.cgi?dbnum=15&page=1
· https://catslikefish.tistory.com/entry/Finite-State-MachineFSM