서강대학교 디지털논리회로실험 - 실험 6. Flip-flops and Shift Registers 예비 보고서

목차

1. 실험 목적

2. 관련 이론
1) 조합 논리회로와 순차 논리회로
2) 래치와 플립플롭
3) SR latch
4) Gated SR latch
5) Gated D latch
6) Master-slave D flip-flop
7) JK flip-flop
8) Shift register

3. 사용 부품
1) 74LS76
2) 그 외의 사용 부품

4. 실험 과정 및 예상 결과

본문내용

1. 실험 목적
1) Flip-flops의 종류와 용도를 알아본다.
2) SR latch, gated D latch의 동작 원리를 이해한다.
3) D flip-flop, JK flip-flop의 동작 원리를 이해한다.
4) Shift register의 동작 원리를 이해한다.

2. 관련 이론
1) 조합 논리회로와 순차 논리회로
① 조합 논리회로 (Combinational logic circuit) : 출력이 현재의 입력에 의해서만 결정됨
② 순차 논리회로 (Sequential logic circuit) : 출력이 현재의 입력과 현재의 상태에 의해 결정됨

2) 래치와 플립플롭 : 1비트의 정보를 저장할 수 있는 회로
① 래치 (Latch) : 클럭 신호의 특정 값에서 입력이 출력에 반영됨
② 플립플롭 (Flip-flop) : 클럭 신호의 엣지에서만 입력이 출력에 반영됨

< 중 략 >

3. 사용 부품
1) 74LS76
JK flip-flop의 기능을 하는 TTL 소자이다. 상태표는 [그림 17]과 같으며 클럭 신호가 하강 엣지일때 Q값의 변화가 일어난다. Preset=0인 경우 J, K 값에 관계 없이 Q=1이 되고 Clear=0인 경우 J, K 값에 관계 없이 Q=0이 된다. 실험에서는 Preset과 Clear에 모두 HIGH 신호를 인가하고 실험을 진행한다. 핀 배열은 [그림 18]과 같다.

2) 그 외의 사용 부품
① 74LS00 : 2-Input NAND gate
② 74LS02 : 2-Input NOR gate
③ 74LS04 : NOT gate

4. 실험 과정 및 예상 결과
1) SR latch를 NOR gate를 이용하여 구현
회로도와 시뮬레이션 결과를 각각 [그림 19], [그림 20]에 나타내었다. Timing diagram이 [표 1] 의 상태표의 일치함을 확인할 수 있다.

참고자료

· Stephen Brown & Zvonko Vranesic, Fundamentals of Digital Logic with VHDL Design, 3판, McGraw-Hill, 2009
· 서강대학교 전자공학과, 디지털 논리회로 실험, 서강대학교, 2017
· 74LS76 데이터 시트