[전자전기컴퓨터설계실험1] [전전설1] 연산증폭기의 응용 예비레포트

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최초 등록일
2019.11.16
최종 저작일
2016.03
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소개글

전자전기컴퓨터설계실험1 과목 수강생 25명 중 2등으로 A+ 받은 레포트입니다.

목차

I. 서론
1.1 실험의 목적
1.2 이론적 배경

II. 실험 장비 및 재료
2.1 실험 장비
2.2 실험 부품

III. 실험 방법 및 예상 실험 결과
3.1 예비보고서 (PRE-LAB REPORT)의 작성
3.2 실험방법

본문내용

1.1 실험의 목적
OP-amp 에 대하여 탐구해보고, 실제 회로에 Op-amp를 사용해봄으로써 PSPICE로 측정한 이론값과 비교한다. OP-amp로 구현할 수 있는 것들의 종류를 알아본다.

1.2 이론적 배경
1) OP amp
연산증폭기(OP amp: Operational Amplifier)란 덧셈, 곱셈, 뺄셈, 나눗셈의 수학적인 연산의 기능을 수행할 수 있도록 만들어진 고 이득 직렬증폭기로, 신호처리, 컴퓨터, 통신, 신호발생장치 및 측정장치 등 다양한 종류의 전자 회로에서 중요한 구성 요소(building block)로 사용되고 있다. 연산증폭기의 회로 표현은 아래 그림으로 나타내며, 각 기호의 의미는 다음과 같다.

V+ : 비반전(non-inverting) 입력 단자
입력신호와 출력신호가 동일 위상을 갖는다.
V- : 반전(inverting) 입력 단자
입력신호와 출력신호가 반전 위상(1800 위상 차)을 갖는다.
Vout: 출력 단자
VS+: 양의 전원 공급 단자
VS-: 음의 전원 공급 단자

이상적인 연산증폭기는
(1) 개방루프 이득 (open-loop gain) : ∞
(2) 대역폭 (bandwidth) : ∞
(3) 슬루율 (slew rate)2) : ∞
(4) 공통모드 제거비 (CMRR(Common-Mode Rejection Ratio))3) : ∞
(5) 입력 임피던스 (input impedance) : ∞
(6) 입력 전류 (input current) : 0
(7) 입력 오프셋 전압 (input offset voltage) : 0
(8) 출력 임피던스 (output impedance) : 0

이상적인 연산증폭기의 전압이득이 무한대이기에, 증폭기 입력단자간의 전압은 영(zero)이 되며 이는 단락(virtual short)을 의미한다. 그러나, 이 단락현상을 물리적인 실제적 단락이 아니기에 이를 가상접지(virtual ground)라고 한다. 여기서 접지한 회로가 단락되었음을 가리킨다.

참고 자료

http://blog.naver.com/tjdnjswn22/220419485085
http://blog.naver.com/ksy20808/90101030911
http://terms.naver.com/entry.nhn?docId=656959&cid=42338&categoryId=42338
https://ko.wikipedia.org/wiki/%EC%97%B0%EC%82%B0_%EC%A6%9D%ED%8F%AD%EA%B8%B0
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