verilog-스탑워치(stopwatch)A+자료 코드및 레포트

소개

modelsim을 이용한 스탑워치 만들기 프로젝트입니다.
에이쁠 자료로 잘 설명되어있고 결과를 중심적으로 썻으며
코드또한 설명되어있고 첨부하였습니다.
시뮬레이션 결과사진도 포함하였습니다.

1. Time scale
2. Start 후 count 동작
3. stop 동작
4. reset 동작
5. 7-Segment 출력
6. 초 자리부터 count하다가 59 다음은 00 이 되며, 분이 1이 된다, 시 도 마찬가지

목차

1. 1sec
2. 10sec
3. 1min
4. 10min
5. 1hour
6. 스탑워치
7. 7segment //세그먼트 프로젝트
8. testbench//테스트벤치

본문내용

목표 : Verilog HDL을 이용하여 스톱워치를 설계 한다.
내용 : start 신호를 입력하면 시간이 올라가고 stop 신호를 입력하면 시간이 멈추고 reset 신호를 입력하면 모든 숫자가 0으로 되도록 설계 한다.
Simulation 결과 출력은 위의 3가지 신호와 10진 숫자 출력, 7-Segment 출력이 모두 보이도록 한다.

Spec : 00 : 00 : 00 시 , 분, 초 각각 2자리 총 6자리가 표시되는 스톱워치
목표 : Verilog HDL을 이용하여 스톱워치를 설계 한다.
내용 : start 신호를 입력하면 시간이 올라가고 stop 신호를 입력하면 시간이 멈추고 reset 신호를 입력하면
모든 숫자가 0으로 되도록 설계 한다.
Simulation 결과 출력은 위의 3가지 신호와 10진 숫자 출력, 7-Segment 출력이 모두 보이도록 한다.

Spec : 00 : 00 : 00 시 , 분, 초 각각 2자리 총 6자리가 표시되는 스톱워치
Start 신호 시간이 올라감, Stop 신호 시간이 멈춤, reset 신호 모든 숫자 0으로 변경

참고자료

· 없음