[예비레포트] Verilog 언어를 이용한 Sequential Logic 설계

최초 등록일
2019.04.06
최종 저작일
2018.11
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목차

1. 실험 제목
2. 실험 목표
3. 실험 재료
4. 실험 이론

본문내용

실험 제목 : Verilog 언어를 이용한 Sequential Logic 설계

실험 목표
1.Hardware Description Language(HDL)을 이해 하고 그 사용방법을 익힌다.
2.Field Programmable Gate Array(FPGA) board 의 용도 및 기능을 파악하고 설계한 Digital IC 를 검증하는 방법을 익힌다.

<중 략>

실험 이론
1. FPGA
이미 설계된 하드웨어를 반도체로 생산하기 직전 최종적으로 하드웨어의 동작 및 성능을 검증하기 위해 제작하는 중간 개발물 형태의 집적 회로(IC). 반도체 제조업자 측에서 보면 양산되어 일반적 용도로 사용되므로 범용 IC의 범주에 속하고, 사용자 측에서 보면 사용자 요구에 맞게 프로그래밍하여 사용할 수 있으므로 주문형 반도체(ASIC) 범주에 속한다.

참고 자료

기초전자실험 with PSpice (한빛미디어)
디지털공학 실험 (그린, 김동민 저) (5th Endition)

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