Simetrix를 이용한 CMOS 비교기 설계

소개

전자회로2 설계과제인 CMOS 비교기 설계과제입니다.
사용 툴은 simetrix 를 활용하였으며, 회로 다이어그램의 각 영역 동작 설명, 기본이론, 설계결과 및 고찰 등을 포함시켰습니다.
전공시험 준비에 많은 도움이 되길 바랍니다. (전자회로1,2 성적 : A+)

목차

1.설계목표
2.기본이론
3.설계스펙
4.목적, 5.사양
6.회로모델 제시 및 분석
7.설계 결과
8.결론
9.참고문헌

본문내용

차동모드 동작
그림은 MOSFET로 구성되는 차동 증폭기의 일반적인 구조를 보이고 있다. 두 개의
NMOS 트랜지스터 M1, M2가 source coupled 차동쌍을 구성하고 있으며, 이들
은 특성이 정합되어 있다. 차동쌍은 정전류원 Iss에 의해 액티브(포화)영역으로 바이어스되며, 정전류원의 출력저항은 가 될수록 바람직하다. 차동쌍의 게이트로 입력신호가 인가되며, 출력은 차동쌍의 드레인에서 얻어진다. 전원과 드레인 사이에 부하저항 가 연결되며, 실제 IC에서는 능동부하로 구현된다.
공통모드 동작
차동 증폭기에 크기와 위상이 같은 입력전압 이 인가되는 공통모드의 동작을 해석해 본다. 정전류원의 출력저항 RØ가 무한대가 아닌 유한한 값을 갖는다고 하면, 공통모드 입력전압에 의해M1의 드레인 전류 과M2의 드레인 전류 는 동일하게 ∆만큼 증가한다.
게이트 전류는 0이므로, 두 트랜지스터의 소스 전류도 같은 양만큼 변하게 된다. 정전류원의 전류 Iss는 일정한 값을 유지하므로, 저항 에 흐르는 전류가 2∆ 만큼 증가하게 된다.

<중 략>

7. Simulation Result
1)입력오프셋전압의 측정
시간 지연, 전압이득을 확인하기 전에 먼저 입력 오프셋전압을 확인하여 입력 단자의 대소관계의 변화에 대해 출력전압의 변화가 얼마나 이동되어 있는지 먼저 확인을 한후 delay를 계산해야한다. 그렇지 않으면 실제 delay가 발생하지 않았어도 offset의 효과로 인해 delay가 발생한 것으로 나타난다. 오프셋의 측정과정은 다음과 같다.
먼저 차동신호 V1을 –2V~2V구간에서 DC Sweep시켜봄으로써 출력 전압이 어느 지점에서 대소관계를 판단해주는지 확인해본다.
출력 파형은 아래와 같고 이름 확대한 결과가 그 오른쪽 그림이다.
결과를 분석해보면 녹색직선이 Q4의 입력 전압이고 적색선이 Q19의 소스전압인데 입력전압이 0V보다 커지기 전부터 출력은 이미 입력 전압 Q4의 게이트전압이 Q5의 게이트 전압보다 크다는 정보를 제공한다. 이러한 입력 오프셋 전압은 0이 되는 것이 이상적이겠으나 실제 그렇지 않았다.

참고자료

· Sedara, 『마이크로전자회로』, 한티미디어, 2011. 9. 1
· Razavi, 『Fundamentals of Microelectronics』, John Wiley&Sons, 2008. 2. 1