[대충] 예비 VHDL 설명 및 문법

소개

디지털공학실험 VHDL에 대한 예비 자료입니다.
기존 등록된 자료들을 보시면 너무나 방대한 내용,
체계적인 정리에 부담스러워 직접 작성했습니다.
실험과목은 기본적으로 1학점이고,
보고서의 경우 기한내 제출만 하시면 10점 만점 중 기본점수가 7~8점입니다.
학점은 보고서가 아닌 시험으로 좌우되기에 보고서를 대충 쓰실분들만 다운 받으시길 바랍니다.

목차

1. 실험 목적
2. 실험 이론
3. 예비보고 사항
4. 실험

본문내용

1. 실험 목적
VHDL의 특징과 설계 기법에 대하여 학습하고, 설계를 위한 기본적인 문법을 학습한다.

2. 실험 이론
가. VHDL의 특징
① 장점 : 표준화된 라이브러리, 특정 기술 및 공정에 무관한 설계방법, 폭 넓은 이용 범위,
Top-Down 방식의 설계, 재사용이 가능, 설계 기간 단축
② 단점 : VHDL 언어 자체의 복잡성, Full-custom 설계 방식에 비해 최적화된 설계가 어려 움.
나. VHDL의 설계기법
① 동작적 모델링 기법
- 시스템이 내부적으로 어떠한 구조를 가지고 있는지에 상관없이 설계자가 원하는 것을 기 능적 또는 수학적인 알고리즘을 사용하여 시스템의 기능을 기술한 것을 말한다.
② 자료 흐름적 모델링 기법
- 자료의 흐름 즉 신호 및 제어의 흐름을 통한 코딩을 나타낸다.
③ 구조적 모델링 기법 설명
- 3가지 모델링 기법 중 하드웨어에 가장 가까운 모델링 기법을 의미한다.

참고자료

· 없음