VLSI Project

목차

1. Introduction

2. Basic Theory
1) 4Bit Up/Down Binary Counter
2) JK Flip-Flop

3. ( Schematic & Layout ) Design and Simulation
1) Schematic
2) Layout

4. Conclusion

본문내용

Introduction
Counter는 Sequential Circuit의 가장 대표적인 회로 중 하나로서 각 단계별로 숫자를 헤아릴 수 있는 특징을 지녔다. 즉 Flip-Flop의 Clock에 인가되는 주기적인 Signal의 개수를 헤아린다. 주기적인 Signal의 개수를 헤아린다는 것은 시간을 계산할 수 있음을 의미하고, 이는 Digital System 설계 시 매우 유용하게 사용될 것이라는 생각에 우리는 Counter 중 4Bit를 counting 하는(16개의 10진수) Counter를 설계하려고 한다.
Basic Theory
4Bit Up/Down Binary Counter
위의 그림은 이번 과제에서 설계하고자 하는 Counter이다. 총 4Bit를 출력하는 이 회로는, 4개의 JK Flip-Flop, 4개의 Inverter, 9개의 NAND Gate를 필요로 한다.
또한 설계하고자 하는 Counter는 단순히 Bit를 상승시키기만 하는 Counter가 아닌, 사용자의 용도에 따라 값을 상승시키고, 하강시킬 수 있도록 Up/Down을 선택할 수 있다. Clock이 증가함에 따른 Counter의 진행 과정은 다음과 같다.

JK Flip-Flop
우리가 이론상으로 배운 JK Flip-Flop은 다음과 같다.
위와 같은 회로는 Race Condition이라는 문제를 갖는다. Race Condition은 하나의 Gate에 두개의 입력이 동시에 변할 때 일어나는 문제를 말한다. 즉 J=1, K=1이고 출력 Q=0일 때 Clock Pulse 1이 가해지면 Flip-Flop회로는 전달시간만큼 지연된 후 출력이 Q=1로 나타난다. 그러나 Clock Pulse의 지속시간이 지연시간보다 커지면 이 Flip-Flop의 출력은 0과 1을 반복하다가 Pulse가 ‘1’에서 ‘0’으로 떨어지면 출력 상태가 불안정하게 된다. 이와 같이 Clock Pulse가 ‘1’일 때 출력 상태가 변화되면 입력 측에 변화를 주어 오작동이 발생하게 된다. 이와 같은 문제를 다음의 회로를 구성하는 것으로 해결하였다.

참고자료

· 없음