Multi Cycle CPU 구현

목차

1. Introduction

2. Design details
A. Module design description
B. Integrated design description

3. Design verification strategy and results
A. Verification strategy
B. Verification results

4. Discussion and Conclusion

5. Source code comment

본문내용

- 이번 과제는 Multi Cycle CPU를 구현하는 것이다.
- Single Cycle CPU의 문제를 개선하여 만든 것인데, 첫 째, single cycle cpu는 한 clock에 동작하기 때문에 한 clock cycle과 worst-case가 같다. 둘 째, 그로 인해 비용이 많이 들고, performance도 비효율 적이다.
- 가령 lw(load word)와 같은 명령어는 같은 instruction을 수행하는데 있어서 MIPS Architecture에 구현된 대부분의 모듈에 Access한다. 당연히 해당 target 주소를 읽어오기 위해서 Register로부터 Read를 해와야 하며, Memory 에 저장되어 있는 값을 읽어오기 위해 Memory Read도 일어날 것이다. 또한 Target Address를 연산하기 위해서 ALU Operating도 있을 것이고, 구한 값을 다시 Register에 write하는 과정도 포함될 것이다. 아무래도 여러 모듈에 동시에 Read/Write를 하다 보면 전체적인 처리시간이 길어지게 된다.
- 또한 같은 Physical Memory가 위와 같이 용도에 따라서 나눠져 있다. 이러면 실제 설계 시에도 같은 역할을 할 수 있음에도 용도에 따라서 중복으로 만들어줘야 한다는 문제가 발생하는 것이다. 즉 Single Cycle Implementation 자체는 해당 instruction을 한 Cycle내에서 반드시 처리해야 되는 목적으로 인해서 필요한 모듈을 Architecture 상에 집약시켜야 한다는 점이 있다. 경우에 따라선 필요하지 않음에도 그 만일을 위해서 비효율적으로 만든다는 것이다.
- Moore machine FSM(Finite State Machine)을 적용하여, 하나의 instruction을 여러 cycle로 나누어 처리한다. 이로써 각 연산마다 수행 clock cycle의 수가 달라짐으로써 가장 수행 시간이 긴 instruction 만큼의 계산 시간을 가져야만 했던 single cycle CPU의 문제점을 보완할 수 있게 된다.

참고자료

· 없음