[Flowrian] One-to-Ten Decoder (TTL 7442)의 Verilog 설계 및 시뮬레이션 검증

소개

TTL 7442 회로 설계는 Verilog 언어를 이용하여 모델링 되었으며, 테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고 결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며 Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. One-to-Ten Decoder (TTL 7442) 회로의 Verilog 설계 및 검증

본문내용

TTL 7442 회로는 4개의 입력이 갖는 바이너리 값에 해당되는 출력만 ‘0’으로 출력되고 나머지 출력들은 ‘1’이 출력되는 디코더 회로이다.

- 디코드는 코드화된 부호를 원래의 코드로 복귀시키는 회로이기 때문에 입력 단자의 비트수 합이 출력 단자의 비트수 합보다 적게 된다. TTL7442 회로는 입력의 4비트 값에 해당되는 하나의 출력 단자가 선택되어 '0'으로 출력되는 동작이다.

- 입력단자와 출력단자 간의 관계를 진리표로 나타내면 아래 표와 같다.

<중 략>

module TTL7442 (A3, A2, A1, A0, Z9, Z8, Z7, Z6, Z5, Z4, Z3, Z2, Z1, Z0);
input A3, A2, A1, A0;
output Z9, Z8, Z7, Z6, Z5, Z4, Z3, Z2, Z1, Z0;
wire [3:0] itmp;
reg [9:0] otmp;
assign itmp = {A3, A2, A1, A0};
assign {Z9, Z8, Z7, Z6, Z5, Z4, Z3, Z2, Z1, Z0} = otmp;
always @(itmp)
begin
case (itmp)
4'b0000 : otmp = 10'b1111111110;
4'b0001 : otmp = 10'b1111111101;
4'b0010 : otmp = 10'b1111111011;
4'b0011 : otmp = 10'b1111110111;
4'b0100 : otmp = 10'b1111101111;
4'b0101 : otmp = 10'b1111011111;
4'b0110 : otmp = 10'b1110111111;
4'b0111 : otmp = 10'b1101111111;
4'b1000 : otmp = 10'b1011111111;
4'b1001 : otmp = 10'b0111111111;
4'b1010 : otmp = 10'b1111111111;
4'b1011 : otmp = 10'b1111111111;

참고자료

· 없음