가중가산기와 차동증폭기
- 최초 등록일
- 2014.04.07
- 최종 저작일
- 2014.04
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목차
1.실험 목적
2.기본 이론
3.준비
4.실험 기기
본문내용
1.실험 목적
연산 증폭기를 이용한 가중 가산기 회로와 차동 증폭기 회로를 실험을 통해 이해한다.
2.기본 이론
1)가중 가산기
위의 회로는 가주중 가산기 회로를 나타냈다. 위 회로에서 연산 증폭기의 부궤환 경로에 저항 Rf가 놓여 있음을 알 수 있다. 그리고 연산 증폭기의 마이너스 입력 단자에 두 개의 저항기 R1과 R2\가 접속 되어 있고 이 저항들을 통해 두 입력 신호 V1과 V2가 각각 회로에 인가되고 있다.
-가중 가산기 회로를 해석하는 절차
1. 연산 증폭기에 부궤환이 형성되어 있는지를 조사한다.
2. 부궤환이 형성되어 있으면 연산 증폭기의 비 반전 입력 단자 V+를 V- 로 놓는다.
3. 비 반전 입력 단자 전압 V+를 구한다.
4. 회로상의 모든 마디들에 KCL을 적용하여 마디 방정식을 세운다.
5. 마디 방정식들을 연립하여 풀어 출력 전압 V0를 구한다.
-가중 가산기 회로의 해석
1. 단계1,2 → 연산 증폭기에 부궤환이 형상되어 있으므로 V+ = V-이다.
2. 단계3 → 연산 증폭기의 플러스 입력 단자가 첩지에 접촉되어 있으므로 V+=V-=0이다.
3. 단계4 → 연산 증폭기의 마이너스 입력단자에 KCL을 적용한다.
4. i1과 i2는 dhadnk 봅칙에 의해 구해진다.
참고 자료
없음