PLL(Phase Locked Loop)실험 예비레포트

소개

전자공학실험

목차

1. 제목
2. PSPICE Simulation

본문내용

실험 회로도
시뮬레이션 결과
1) 실험1-4
분석 : PLL회로의 자유발진 주파수를 확인하는 실험이었는데 ORCAD상에서 WARNING: [NET0093]
No PSpiceTemplate for U1, ignoring라는 경고문구가 나타나고 시뮬레이션 결과는 0V만 나타났다. 우선 주어진 회로에 대하여 저항만 있는 부분에는 매우작은 캐퍼시터를 연결하고 캐퍼시터만 있는 부분에는 매우큰 저항을 연결하여 오픈된 상태와 거의 동일하게 만들어 주었다. 그리고 출력단인 4,5번 노드에도 이와같은 소자구성을 하였다. 하지만 위와 같은 결과가 나왔기 때문에 시뮬레이션에서는 확인을 할 수 없었다. 이론적으로 계산을 통하여 얻을 수 있는 자유발진 주파수는 의 식을 이용하여 구하면 전위차계가 0일때는 6383Hz가 되고 5KΩ때는 3093Hz가 되는 것을 알 수 있었다. 시뮬레이션을 확인할 수 없기 때문에 뒤의 부분의 결과에 대하여도 확인을 할 수 없었다.

2) 이론
시뮬레이션이 원하는 결과를 나타내어 주지 않았기 때문에 약간의 이론을 기술하였다.
1. PLL (Phase locked loop : 위상고정회로)
주기 신호의 위상에 동기시켜 원하는 정확한 위상 고정점을 잡기 위한 위상동기 회로이다. 이는 Feedback System(궤환 시스템)의 일종으로, 주파수가 변조된 신호로부터 베이스밴드 신호의 안정적 추출에 사용된다.
1) Osillator (발진기)
원하는 주파수의 정현파 신호를 발생 시키다. 하지만 원하는 주파수의 성분 뿐아니라 잡음이 많이 나온다. 하지만 높은 주파수 대역에서 사용할 수 있다. 그러므로 시간에 따라 주파수 또는 위상이 일정한 신호를 만들어 내는 회로가 PLL이다.
2) Mixer
Baseband 신호를 RF대역으로 , 또는 그 반대로 주파수를 변환할 때 사용된다. 이때 깨끗한 정현파가 나오게 된다.
3) Crystal osillator
Osillator 중에서도 주파수는 높지 않지만 매우 일정한 주파수를 출력하는 장점이 있다. 또한 압전 특성을 나타내는 진동수가 매우 일정하다.

참고자료

· 없음