연세대학교 디지털논리 김재석교수님 프로젝트

소개

a+맞았었어요

목차

A. Mealy style

1.Specification of STLC design

2.I/O signals and functional block diagram

3.state diagram

4.test plan

5.simulation

B. Moore style

1.functional block diagram

2.state diagram

3.simulation

C. Conclusions&comments and Verilog source codes

1.Conclusions&comments

2.Verilog source codes of Mealy style state diagram

3.Verilog source codes of Moore style state diagram

본문내용

A. Mealy style

1.Specification of STLC design


(1)Local road에 차가 없고 건널목에 사람이 없으면 Highway는 green을 유지한다.

(2)Local road에 차가 오면, Highway green이 60초 이상일 경우만 Local road는 green이 되고, 이는 20초를 유지한다. 20초유지 후에도 차가 남아있다면 추가로 20초 동안 green 을 유지한다.

(3)건널목에 사람이 오면, Highway green이 60초 이상일 경우만 건널목이 green이 되고, 이는 20초를 유지한다. 20초유지 후에도 사람이 남아있다면 추가로 20초 동안 green을 유지한다.

(4)Local road나 건널목 둘 중 하나가 green이면 나머지 한곳도 green이 된다.(둘 중 하나 가 green이 되면 Highway가 red인 상태이므로 나머지 한곳도 green으로 바꿔주어 교 통 흐름의 효율성을 높일 수 있기 때문이다.)

(5)Highway red가 40초 이상 지속될 경우, Local road나 건널목에 차나 사람이 남아있어 도 Highway green을 60초간 열어준 뒤, 다시 Local road와 건널목을 green으로 바꿔 준다.(Highway의 흐름이 장시간 끊어지는 상황을 막기 위함이다.)

(6)yellow 신호는 10초간 지속되며, Highway나 Local road의 green이 red로, red가 green 으로 바뀌는 중간에 넣어준다. 이때 건널목은 red를 유지한다.
2.I/O signals and functional block diagram

<중 략>

S4:
begin
if (cnt2 > 4`b0000)
begin
next_state <= S7;
end
else if (cnt2 < 4`b0001)
begin
next_state <= S11;
end
HR <= 1`b0;
HY <= 1`b1;
HG <= 1`b0;
LR <= 1`b0;
LY <= 1`b1;
LG <= 1`b0;
PR <= 1`b1;
PG <= 1`b0;
cnt2 <= cnt2 + 4`b0001;
cnt3 <= 4`b0000;

end

S5:
begin
next_state <= S6;
HR <= 1`b1;
HY <= 1`b0;
HG <= 1`b0;
LR <= 1`b0;
LY <= 1`b0;
LG <= 1`b1;
PR <= 1`b0;
PG <= 1`b1;
cnt3 <= 4`b0001;

참고자료

· 없음