H264/AVC를 위한 디블록킹 필터의 효율적인 구조

소개

전자공학 석사학위 논문 발표자료입니다.

다른 기술보다 네트워크 자원을 덜 쓰면서도 DVD 수준의 동영상을 인터넷을 통해 전송할 수 있게끔 고안된 기술 표준인 H.264 혹은 MPEG-4 AVC(Advanced Video Coding) 내에서 디코딩된 영상의 화질을 향상시켜주는 디블록킹 필터의 효율적인 구조를 제안하고 알고리즘 및 하드웨어 설계, 검증 및 설계 분석한 데이터가 수록되어 있습니다.

구현 목적
- H.264/AVC 국제 표준을 만족하는 디블록킹 필터의 하드웨어 구현
- 수평-수직 인터리브 방식에 의한 필터링 연산
- 메모리 접근 횟수 최소화
- 필터링 연산 속도 최소화
- 하드웨어 구현 시, 크기(Gate Count) 최소화

목차

01 | H.264/AVC 코덱
- H.264/AVC 개요
- H.264/AVC 코덱 구성요소

02 | 디블록킹 필터
- 디블록킹 필터 개요
- 디블록킹 필터 알고리즘
- 기존에 제안된 디블록킹 필터

03 | 새로운 구조의 디블록킹 필터 구현
- 구현 목적
- 제안된 구조 및 알고리즘
- 기능블록 설계
- 설계 검증 및 성능 분석

04 | 결론

본문내용

결론
- H.264/AVC 국제 표준에서 정의된 디블록킹 필터 알고리즘의 하드웨어 구현
- 수평-수직 인터리브 방식에 의해 수평 필터링 된 중간 결과 값이 수직 필터링에 바로 사용되어 필터링에 필요한 메모리 접근 횟수를 최소화
- 소모되는 클럭 사이클을 최소화하여 고속의 저전력 디블록킹 필터 구현 가능
- H.264/AVC 국제 표준을 만족하므로 다른 주위 모듈들과의 호환성 우수
- 하드웨어는 입력포트, 필터링세기/임계값 생성기, 에지 필터링 연산기, 두 종류의 내부 메모리, 두 종류의 전치 레지스터, 출력 포트로 구성
- Verilog-HDL을 이용하여 RTL 설계, ModelSim SE5.7d 툴을 이용한 동작 시뮬레이션, Xilinx ISE 7.11을 이용하여 FPGA 구현
- 하나의 16x16 매크로블록 필터링 시 216 cycles 소요되며, 게이트 수는 13.21K로 기존의 디블록킹 필터에 비해 우수한 성능 보유

참고자료

· 없음