Digital System Design VHDL(디지털 시스템 디자인 VHDL)

소개

디지털 시스템 디자인 VHDL에 대한 자료입니다.
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목차

1. VHDL
1) 설계환경의 변화
2) VHDL 설계 Flow
3) VHDL의 등장배경
4) VHDL의 표현방법

2. VHDL 개요
1) VHDL의 구성
2) Entity선언
3) Architecture body 선언
4) Signal mode
5) Signal Type
6) 객체(Object)
7) 연산자(Operator)
8) 병렬구문(Concurrent Statement) & 순차구문(Sequential Statement)
9) 병렬구문(Concurrent Statement)
10) 순차구문(Sequential Statement)

3. 디지털 시스템
1) 전가산기(Full Adder) 설계 : Behavioral Modeling
2) 조합회로 : 4 Bit 리플 캐리 가산기(4 Bit Ripple Carry Adder)
3) 조합회로 : 8 Bit 가산기(8 Bit Full Adder)
4) 조합회로 : 1Bit 비교기(1 Bit Comparator)
5) 조합회로 : 4Bit 비교기(4 Bit Comparator)
6) 조합회로 : 3X8 Decoder
7) 조합회로 : Encoder
8) 순차회로 : D FF
9) 순차회로 : 8Bit Register
10) 계수기(Counter)
11) 레지스터를 이용한 비동기 리셋 카운터 설계
12) Up-Down Counter Logic 설계
13) Counter with Enable Logic 설계
14) 비동기 계수기(Asynchronous Counter)
15) 동기 계수기(synchronous Counter)
16) ROM(Read Only Memory) 설계
17) RAM(Random Access Memory) 설계
18) FSM(Finite State Machine) 설계
19) 교통신호제어기 설계
20) Stop Watch 설계

본문내용

디지털 시스템
ROM(Read Only Memory) 설계
상수형태로 저장된 데이터를 주소값을 변화시켜 단지 읽을 수만 있는 메모리
ROM Size = 주소개수 * 데이터 비트수
CE : ROM의 칩 선택 여부를 나타내고 active-low동작
OE : 읽은 데이터를 외부로 출력하는 여부를 지정하고 active-low동작.
ROM VHDL표현 : 2차원 array type 선언.
8 * 5 의 2차원 array VHDL표현
Subtype ROM_Word is std_logic_vector(4 downto 0);
: 한 개의 주소에 저장되는 데이터의 크기
Type ROM_Table is array(0 to 7) of ROM_Word;
: 8개의 ROM_word로 구성되는 array 구조
ROM에 기억되는 데이터는 상수형태 : 미리선언.
Constant ROM_DATA : ROM_Table :=
ROM_Table’( “10101”, “10111”, “00101”, “10111”,
“00001”, “10001”, “01001”, “10111”);
ROM의 주소는 Std_logic_vector의 데이터 타입을 사용하지만
2차원 array선언은 integer로 선언되어야 하므로 형변환이 필요.
: conv_integer(Address)함수 사용.

참고자료

· 없음