verilog, 베릴로그, 베릴로그로 짠 32bit ALU

소개

verilog로 짠 32비트 ALU

목차

없음

본문내용

-위의 연산 나열 순서로 Testbench
-AND, OR동작이 정상적으로 연산되는 것을 확인할 수 있다.(binary로 출력)
-먼저 SLT 연산에서 result값이 1이 됨을 확인 할 수 있고, ADD연산에서 정확한 값이 출력됨을 볼수 있다. 그 후 SUB연산의 결과도 마찬가지로 정확한 값이 출력된다는 것을 볼 수 있다. 그 다음 연산으로 BEQ연산으로 같은 수가 입력으로 들어올 때 zero신호가 1이 됨을 볼 수 있다. overflow의 경우 예를 든 경우가 (양수)+(양수)=(음수)가 되는 예인데 오류가 생겼을 때 overflow flag가 1이 됨을 볼 수 있다. (signed decimal로 출력)


2-to-1 MUX를 사용하여 b의 보수 출력 여부를 선택하게 하였으며 operation의 최상위 비트를 Fulladder에서 뺄셈기로 작용하게 설정하였다. 그렇게 하여 ADD와 SUB를 구현할 수 있었다. 8-to-1 MUX의 경우 사실 8개의 입력이 아닌 5개의 연산 결과 값을 받아 그 중 하나를 선택할 수 있게 AND gate로 구현하였으며 SLT의 경우에는 fulladder의 SUB값을 8-to-1 MUX를 거치지 않고 SLT[31:0]의 wire로 직접 받아 a, b가 같을 경우 최상위 비트를 (SLT[31]) result의 0비트쪽으로 끌어다가 1로 set할 수 있게 구현하였다. 마지막으로 overflow의 경우 4가지의 overflow경우를 mux형태로 OR게이트로 묶어 하나의 조건만 성립하더라도 overflow가 발생한 것을 알 수 있게 구현하였다. 각각의 기능들을 module화 하여 모두 연결하여 사용할 수 있게 하였다.

참고자료

· 없음