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연산 증폭기회로의 고장진단

*치*
최초 등록일
2011.05.05
최종 저작일
2010.08
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소개글

연산증폭기

목차

없음

본문내용

연산 증폭기회로의 고장진단
실험 목적
복잡한 연산 증폭기회로를 검사한다.
연산 증폭기에 대한 고장진단 기술을 개발한다.
복잡한 연산 증폭기회로에 대해 고장진단을 실시한다.
실험 이론
연산 증폭기를 구성할 때 가장 일반적인 문제로 등장할 수 있는 것은 연산 증폭기의 핀들을 회로 내에 정확히 연결하였는가 하는 점이다.
IC 회로 문제
연산 증폭기가 정확히 연결되어 있고 또한 기능도 정상적으로 수행되고 있다면 회로의 문제점 발생은 외부소자나 그 밖의 연결 상태에 기인한다. 이 경우 이전 실험에서 실시하였던 기본적인 신호추적 고장진단 기술을 활용하여 문제가 있는 회로에 대해 고장진단을 실시하게 된다. 연산 증폭기 회로의 고장진단을 위해서는 먼저 각각의 회로들을 분석하여 그 회로들이 어떤 기능을 하기 위한 것인가를 파악한 후, 이들 각각의 회로들에 대한 전반적인 상호 연결 상태가 정확한 최종 결과를 나타낼 수 있는 것인가를 검토한다. 그림 33-2는 이번 실험을 하기 위해 사용될 시험회로로서 실제적으로 실험을 시작하기 전에 각각의 회로를 분석하는 것이 필요할 것이다.
입력단
연산 증폭기 A1과 A2는 식 (33-1)의 이득을 갖는 반전 증폭기로서 구성된다.
옴의 부호는 반전입력에 가해진 입력에 비해 위상이 1800 반전된다는 것을 의미한다. 이들 두 증폭기의 출력은 여파기 A2와 A5로 입력된다.

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