10진 카운터설계

소개

프로그램 소스랑 주석모두 달고,
Compilation Report,Block Diagram,
Functional Simulation, Timing Simulation
이상 시뮬레이션 결과 값 캡쳐 모두 포함됩니다.

이론도 소개했지만 무엇보다도 교수님들이 가장 중요시하시는 결과 값에 대한 개인분석을 구체적으로 비교적 길게 적어서 인지 성적은 A+ 받았습니다.

설계보고서 쓰느라 애 많이 쓰실텐데 참고 많이 하시고
성적 잘 받으시기 바랍니다.

공대 화이팅.

목차

1. Source Program
2. Compilation Report
3. Block Diagram
4. Simulation Result

본문내용

1. Source Program
library ieee; -- 사용할 library들을 선언한다.
use ieee.std_logic_1164.all; -- IEEE표준 library를 사용.
use ieee.std_logic_unsigned.all; --Count를 위해 std_logic_vector의 +연산을 해야
하므로, 선언한다.
entity Dec is -- 사용할 데이터 타입들과 포트를 선언.
port (clk,rst : in std_logic; -- 입력인 Clock과 Reset을 선언.
Output : out std_logic_vector (0 to 3)); -- 출력은 4bit의 논리벡터.
end; -- entity의 끝
Architecture code of Dec is -- 설계 부분 선언
signal cnt : std_logic_vector (0 to 3); -- count를 피드백 하기 위한 포트선언.
begin -- 설계 부분 시작 선언.
process(clk) -- 프로세스 문을 사용, 병행적으로 여러 개의 조건문을 순차적으로
수행 시킨다.

..<중략>..

Function이 각각 신호에 대해 칩이 독립적으로 반응하는 것을 Simulation하는 형태를 보인다면, Timing Simulation은 VWF의 입력에 따라 신호가 입력되어가면서 우리가 구성한 Schematic을 그 신호가 타고 흐를 때 그 시간마다의 출력변화를 확인 할 수 있는 Simulation이다. 위 그림은 넓게 보기위해 축소된 형태이지만, 확대 하여 파형을 보면, 짧은 시간동안 Output의 변화를 보면 약간의 딜레이가 있음을 알 수 있다. 파형을 확대하면, 이미 30ns에서 Clock은 Rising Edge를 입력 했지만, 다음 Count로 넘어가는 시간은 35.8ns에서 Output[3]이 0이 되고, 36.4ns에서 0001이 더해진 0010, Output[4]가 1이 되는 모습을 볼 수 있다.

참고자료

· 없음