[전기전자기초실험]10장 - 플립플롭과 카운터 설계 실험 [예비&결과]

소개

S-R Latch

그림 . R-S latches

NOR Gate로 R-S latch를 구성하면 위의 그림과 같다. R과 S입력에 따른 출력값의 Truth Table을 알아보면 아래와 같다.


S
R
Q
Q+
0
0
0
0
Hold
0
0
1
1
0
1
0
0
Reset
0
1
1
0
1
0
0
1
Set
1
0
1
1
1
1
0
X
Now Allowed
1
1
1
X
표 . R-S latch의 Truth Table


R-S latch는 S와 R의 입력으로 저장할 값을 입력한 다음 R와 S를 0으로 입력함으로써 이전 입력을 저장하게 되어 있다.
위의 Truth table은 로 나타낼 수 있다.

◎Level sensitive R-S latch
R-S latch의 입력 부분에 추가로 AND gate를 연결하고 거기에 Enable라는 신호를 입력함으로써 회로의 상태를 조정할 수 있다. 대부분의 디지털 시스템은 Clock에 의해 동기적으로 작동하기 때문에 Enable을 Clock으로 대신해주면 Clock이 1일때만 래치가 동작하게 된다. Enable이 0이면 R과 S가 입력되어도 래치에 저장된 값에는 변화가 없다가 Enable이 1이 되면 보통의 RS 래치처럼 작동하게 되는 것이다. Level-sensitive latch의 Block Diagram은 다음과 같다.

그림 . Level-sensitive latch

목차

[결과]10주.hwp
[예비]10주.hwp

본문내용

R-S latch는 S와 R의 입력으로 저장할 값을 입력한 다음 R와 S를 0으로 입력함으로써 이전 입력을 저장하게 되어 있다.
위의 Truth table은 로 나타낼 수 있다.

◎Level sensitive R-S latch
R-S latch의 입력 부분에 추가로 AND gate를 연결하고 거기에 Enable라는 신호를 입력함으로써 회로의 상태를 조정할 수 있다. 대부분의 디지털 시스템은 Clock에 의해 동기적으로 작동하기 때문에 Enable을 Clock으로 대신해주면 Clock이 1일때만 래치가 동작하게 된다. Enable이 0이면 R과 S가 입력되어도 래치에 저장된 값에는 변화가 없다가 Enable이 1이 되면 보통의 RS 래치처럼 작동하게 되는 것이다. Level-sensitive latch의 Block Diagram은 다음과 같다.
그림 . Level-sensitive latch


준위 구동형 래치의 Truth Table은 아래와 같다.

module SR_LATCH_nand(S, R, Q, QN); // module 설정

input S, R; // input 선언
output Q, QN; // output 선언

wire w1, w2; // wire 선언

not not1(w1, S);
not not2(w2, R); // S, R 의 not 결과를 w1, w2 에 각각 저장

nand nand1(Q, w1, QN); // w1 과 QN 의 nand 결과를 Q 에 저장
nand nand2(QN, w2, Q); // w2 와 Q 의 nand 결과를 QN 에 저장

endmodule

J-K 플립플롭
- 세트 입력 단자 및 리셋 입력 단자가 있고 세트 신호로 인해 1의 상태, 리셋 신호로 인해 0의 상태로 되는 플립플롭에서 세트 신호와 리셋 신호가 동시에 가해졌을 때의 상태가 반전하는 플립플롭. 표에 동기식 J-K 플립플롭의 입력값과 출력값의 관계를 나타냈다. Qn, Qn+1은 n, n+1번째의 클록 펄스가 들어갈 때의 출력을 표시한다.

참고자료

· 없음