전자회로설계및실험 예비보고서 선형 연산 증폭기 회로

소개

전자회로설계 및 실험 선형연산증폭기회로 예비보고서입니다
깔끕하게 정리해놨습니다*^^*
pspice 파형 포함

목차

실험에 관련된 이론
실험회로 및 시뮬레이션결과
준비물
참고문헌

본문내용

실험에 관련된 이론

연산 증폭기는 반전 입력단자와 비반전 입력단자를 가진 이득이 매우 큰 증폭기이다. 이증폭기는 외부에 저항을 추가하여 연산 증폭기 자체의 이득보다는 훨씬 작지만 외부 저항 만에 결정되는 이득이 정확한 증폭기를 만들 숭 있다. 또 각 입력신호마다 훤하는 크기의 전압이득을 갖도록 하면서 이들을 합하는 회로를 만들 수도 있다.

●반전증폭기(Inverting Amplifier)


OP-Amp를 반전증폭기로 결선한 것이다. 이것은 입력신호를 R1을 통해서 반전입력(ㅡ)단자에 가하기 때문이다 R1을 입력요소라 하고, R2를 궤환요소라 한다. 반전증폭기에 대한 출력전압은 다음 식으로 표현된다.
식에서 보면, 입력신호 전압에 대하여 출력전압은 위상이 반전이 되어 나타난다. 즉, 180도 의 위상차가 난다. 폐루프이득(ACL)은 다음 식과 같이 정의된다.

결과적으로 반전증폭기의 전압이득은 1.0이하, 1.0이상 혹은 1.0과 같게 할 수가 있다. 이득의 크기는 저항 R1과 R2에 의해서 결정된다. 루프이득(AL)은 다음 식과 같다.

여기서 AOL 은 개루프 이득을 나타낸다. 반전증폭기의 입력임피던스는 입력요소 R1에 의해서 간단하게 되며, 비반전증폭 회로의 입력임피던스보다 훨씬 적게 될 수 있다. 회로의 출력임피던스(Zo)는 다음 식과 같이 OP-Amp고유의 출력임피던스와 회로의 루프이득에 의해서 결정된다. 즉, 다음과 같다.


여기서 Zoi : 제조회사 사양서에서 정해진 OP-Amp 고유의 출력 임피던스


R1과 R2가 같은 특별한 경우에 대해서 이득이 1.0인 반전증폭기로 되며, 이것은 풀력신호의 크기는 그대로 입력신호와 같고, 극성만 반전시킬 때 사용되고 있다.

참고자료

· [1] 전자회로실험 제 10판. Robert L. Boylestad
· [2] http://www.cyworld.com/shuichiakai/2919807
· [3] http://blog.naver.com/sjoongyu?Redirect=Log&logNo=38147712
· [4] http://blog.naver.com/abio2000?Redirect=Log&logNo=150077422679