[PPT] VHDL 문법

소개

VHDL 문법에 관한 전반적인 내용의 PPT입니다.

목차

없음

본문내용

식별어(Identifier)
설계자의 임의 문자열
entiry, architecture body, port름 정의
규칙
VHDL은 대소문자 구별 없음
두개의 대쉬(“--”)로 주석 처리
알파벳, 숫자 및 밑줄(“_”)의 사용
첫 번째 문자는 영문으로 시작
빈 칸은 허용하지 않음
3
지정어(Reserved word)
VHDL 구문을 위한 미리 지정된 문자열
식별어로 사용할 수 없음
4
주석(commet)
“--”로 표시
VHDL 수행에 영향을 주지 않는다
“--” 표시가 있는 부분부터 그 줄 끝까지 주석 처리
5
VHDL 기본 구성
Entiry declaration
설계 회로의 인터페이스에 관한 정보 기술
Architecture bode
설계 회로의 내부 동작 및 연결구조 기술
Configuration declaration
시뮬레이션에 수행 시 entiry의 관련 결합 정보 기술
Package declaration
서로 다른 설계 단위 및 설계자가 공유할 정보 선언
Package body
Procedure의 내부 동작 기술
Entity declaration
7
Entity Declaration
Analogy : Symbol
can be any alpha/numerical name
Generic Declarations

참고자료

· 없음