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[verilog] 쿼터스툴을 이용한 설계

a. Full ADDER 설계 b. a에서 설계한 Full ADDER를 이용하여 16bit RCA(Ripple Carry Adder) 설계 (a에서 설계된 Full ADDER모듈을 이용합니다.) c. a에서 설계한 Full ADDER를 이용하여 4bit CLA(Carry-Lookahead Adder) 설계 4bit Carry-Lookahead Generator를 설계 d. 4bit CLA 4개를 RCA구조로 연결하여 16bit Hybrid Adder를 설계 e. {c_out, sum} = a + b; 문법을 이용하여 16bit Adder 합성 * (덧셈기 타이밍 분석은 MAX7000S를 타겟으로 합성 ** 시뮬레이션 파형 입력시 두개의 입력 값은 각각 FFFF(16진수)와 0001(16진수)로 소스코드,합성된로직의 구조도, 타이밍시뮬레이션,펑션시뮬레이션 결과 다 있습니다
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최초등록일 2010.05.25 최종저작일 2010.05
verilog 디지털공학 논리회로 쿼터스
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[verilog] 쿼터스툴을 이용한 설계
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    소개

    a. Full ADDER 설계

    b. a에서 설계한 Full ADDER를 이용하여 16bit RCA(Ripple Carry Adder) 설계

    (a에서 설계된 Full ADDER모듈을 이용합니다.)
    c. a에서 설계한 Full ADDER를 이용하여 4bit CLA(Carry-Lookahead Adder) 설계
    4bit Carry-Lookahead Generator를 설계
    d. 4bit CLA 4개를 RCA구조로 연결하여 16bit Hybrid Adder를 설계
    e. {c_out, sum} = a + b; 문법을 이용하여 16bit Adder 합성
    * (덧셈기 타이밍 분석은 MAX7000S를 타겟으로 합성
    ** 시뮬레이션 파형 입력시 두개의 입력 값은 각각 FFFF(16진수)와 0001(16진수)로

    소스코드,합성된로직의 구조도, 타이밍시뮬레이션,펑션시뮬레이션 결과 다 있습니다

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    본문내용

    a. Full ADDER 설계

    b. a에서 설계한 Full ADDER를 이용하여 16bit RCA(Ripple Carry Adder) 설계

    (a에서 설계된 Full ADDER모듈을 이용합니다.)
    c. a에서 설계한 Full ADDER를 이용하여 4bit CLA(Carry-Lookahead Adder) 설계
    4bit Carry-Lookahead Generator를 설계
    d. 4bit CLA 4개를 RCA구조로 연결하여 16bit Hybrid Adder를 설계
    e. {c_out, sum} = a + b; 문법을 이용하여 16bit Adder 합성
    * (덧셈기 타이밍 분석은 MAX7000S를 타겟으로 합성
    ** 시뮬레이션 파형 입력시 두개의 입력 값은 각각 FFFF(16진수)와 0001(16진수)로

    소스코드,합성된로직의 구조도, 타이밍시뮬레이션,펑션시뮬레이션 결과 다 있습니다

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