3장 FET특성 및 증폭기 예비보고서

최초 등록일
2010.05.06
최종 저작일
2009.04
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부경대학교 전자회로실험 자료입니다.
넷리스트,시뮬레이션결과,고찰,기초이론,실험과정
모두 있습니다.

목차

2. 기초이론
3. 예비보고서
4. Simulation

본문내용

2. 기초이론
FET(field effect transistor)는 전계효과 트랜지스터로 명명되며, 접합형 FET(JEFT:junction FET)와 절연형 FET(IGFET: insulated gate FET 또는 MOSFET:metal oxide semiconductor FET)로 나뉜다.
[그림 3-1(a)]에는 n-채널 JEFT 의 개념적인 구조가 그려져 있고, [그림 3-1(b)]에는 이에대한 표시기호가 그려져 있다. p-채널의 경우에는 화살표의 방향만이 반대이다.
FET는 소스 S, 드레인 D, 게이트 G의 세부분으로 구성되며, 각각 트랜지스터의 이미터 E, 컬렉터C, 베이스 B, 또는 진공관의 음극K, 양극 P, 그리드 G와 유사한 역할을 한다.


FET의 게이트는 항상 역방향바이어스를 걸어주며, 따라서 게이트에는 전류가 거의 흐르지 않는다. 그러므로 FET증폭기는 입력저항이 매우 크다. 게이트의 역방향바이어스를 점점 증가시키면, 게이트와 소스-드레인을 잇는 채널과의 사이에 나타나는 공핍층은 점점 더 넓어지고 결국 채널이 막혀버리게 된다. 이때 핀치오프가 일어났다고 하며, 이때의 게이트전압을 핀치오프 전압이라고 한다. 만일 게이트 전압을 일정하게 고정하고 드레인의 전압 vGS를 높여주면, 드레인 전류 iD가 크게 증가하다가 채널의 드레인 부분에 핀치오프가 일어나면서부터 전류는 더 이상 증가하지 않고 일정한 값을 유지하게 되는데, 이를 드레인 포화전류 IDS라고 한다. 보통 FET는 핀치오프를 넘어선 전류포롸영역에서 동작된다. 또 게이트를 소스에 단락시킨 경우, 즉 vGS=0 으로 한 경우의 드레인 포화전류를 IDSS라고 표시하며, IDS, vGS, VP의 사이에서 의 관계가 성립된다.

FET 증폭기는 보통의 트랜지스터와 마찬가지로 소스공통, 게이트공통, 드레인공통의 세가지 경우가 가능하나, 여기서는 소스공통의 경우에만 실험하기로 한다. [그림 3-3(a)]는 소스공통 FET 증폭회로이

참고 자료

없음

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