Verilog를 이용한 booth multiplier 구현

소개

Verilog를 이용한 booth multiplier 구현
실제로 FPGA에서 구현 가능한 코드입니다. * 연산자를 써서 만든게 아니고
booth의 알고리즘을 이용하여 구현하였습니다.
비트 폭도 사용자가 쉽게 설정할 수 있도록 parameter로 설정 할 수 있습니다.
비트 폭에 따라 출력 사이클도 늘어나게 됩니다.
scalable 하게 코딩 되었기 때문이죠.

각 단계는 먹스하나랑 adder 하나만 통과하기 때문에
속도면에서는 굉장히 빠를 것이라고 생각합니다
더 빠른 속도를 원하시면
에더의 구현을 바꾸시면 가능할 것입니다. fast carry같은 식으로 바꾼다하면
많은 효과를 얻을 수 있을 것입니다.

컴파일 실행환경

없음

본문내용

파이프라인형식으로 작성되었기 때문에 지속적인 인풋을 계속 처리할 수 있습니다.
시뮬레이션 결과를 보시면 확인하실수 있을듯하군요

혹 질문사항이 있으시면 해주시길

2010년 모두 새해 복 많이 받으세요 .ㅎㅎ

참고자료

· verilog