총 140개
-
학과소개-세무회계학과2025.05.101. 세무회계학과 세무회계학과는 세계 표준화, 정보화 시대에 적합한 기업 회계 정보를 제공할 수 있고 개인과 기업의 세무 정보 수요를 충족시키며 회계 정보의 사회적 공공성 및 윤리성 제고를 위해 적용되고 있습니다. 세무회계학과는 미래의 경영 및 회계 변화도 예측할 수 있는 자질을 함양함으로써 유능한 세무회계 실무자를 양성하는 것을 교육목표로 하고 있습니다. 2. 관련 학과 경상학부(세무회계학과), 금융서비스학부 회계금융전공, 기업금융전공, 매니지먼트학부 금융·세무경영전공, 부동산·세무경영학과, 세무·회계학과, 세무회계전공, 세무회계...2025.05.10
-
한양대 counter2025.05.041. JK Flip Flop JK Flip Flop은 SR FF에 and gate를 추가한 FF이다. SR FF에서 (1,1)을 사용하지 못하는 한계점을 극복하는 Flip-Flop으로 set, reset이 (1,1)일 때 output 값이 toggle 즉, 반전 된다. S(set) R (reset) FF과 마찬가지로, J는 set K는 reset을 뜻한다. JK Flip-Flop의 timing diagram은 다음 과 같다. 다른 FF과 마찬가지로 output 값에서 time delay가 발생한다. (1,1)일 때 toggle 반전...2025.05.04
-
한양대학교 성인 A+ 울혈성 심부전 케이스 스터디 간호과정 2개 적용!!! 심기능 저하와 관련된 비효율적 호흡양상, 항응고제 투여와 관련된 출혈 위험2025.01.281. 심부전 심부전(Heart failure)을 포함한 허혈성 심장질환((ischemic heart disease)으로 사망한 사람의 수가 2012년 26,442명에서 2018년 32,004명으로 꾸준히 증가하는 추세이며, 통계청에서 발표한 사망원인 통계에 의하면, 2021년 한 해 동안 우리나라에서 허혈성 심장질환으로 사망한 사람은 총 31,569명으로서 단일 질환으로 악성 신생물(cancer) 82,688명과 Pneumonia 22.812명과 더불어 3대 사망원인으로 차지하고 있다. 심부전 자체의 치료에도 많은 발전이 있지만 예...2025.01.28
-
학과소개-심리학과(상담학과)2025.05.101. 심리학과 개요 심리학에서는 개별 인간의 마음과 행동을 자세히, 그리고 과학적으로 공부한다. 심리학과는 특유의 과학적 통찰력에 기반하여, 우리 사회의 많은 문제를 해결하는 동시에 개개인의 삶의 질을 높이는 데 이바지하는 인재를 키운다. 2. 관련 학과명 상심리상담학과, 상담학전공, 심리학전공, 상담심리학전공, 상담문화영어학부, 상담심리학과, 사회심리학과, 산업심리학과, 상담학과, 심리상담학과, 심리학과, 상담·산업심리학과, 아동복지상담심리학부(상담심리학전공), 상담심리학과, 심리상담학, 철학상담학과, 특수치료학과, 상담코칭심리학...2025.05.10
-
한양대 MUX & DEMUX2025.05.041. Multiplexer (MUX) Multiplexer (MUX)는 다수의 정보 장치를 소수의 채널이나 선을 통해 전송하는 회로입니다. Select 신호에 따라 Input 값 중 하나를 고르는 회로로, MUX의 크기는 입력선과 출력선의 개수에 따라 결정됩니다. 여러 통신 채널에서 사용되는 회로로, 여러 개의 신호를 받아 단일 회선으로 보내거나 보낸 신호를 다시 원래의 신호로 되돌리는 기능을 수행합니다. 이번 실험에서는 2X1 4bit MUX를 사용하여 Input 2개 중 한 개를 골라 4bit 출력값을 확인합니다. 2. Demu...2025.05.04
-
한양대 Verilog HDL 12025.05.041. Verilog HDL Verilog는 IEEE 1364로 표준화된 전자회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. VHDL과 다르게 순차적으로 작동하지 않고 clock에 따라 동시 동작하기 때문에 동시성을 표현할 수 있습니다. Verilog HDL은 Behavioral, Data flow, Structural 레벨로 나뉘며 각각 장단점이 있어 목적에 맞게 사용해야 합니다. 2. AND Gate AND gate의 Verilog 코드를 작성하고 시뮬레이션을 통해 입출력 값이 AND gate의 Truth table과 일치하...2025.05.04
-
한양대 Decoder & Encoder2025.05.041. 디코더 (Decoder) 디코더는 복호기라는 뜻으로, 2진수로 되어 있는 데이터를 복원시키는 논리 회로입니다. n개의 입력과 2^n개의 출력으로 구성되어 있으며, 명령어의 address를 해독할 때 주로 사용되고 복호화 작업을 수행하는 목적을 지니고 있습니다. 활성화 신호 (Enable Signal)을 갖는 디코더의 경우, 활성화 신호 EN이 0일 때 두 입력값에 무관하게 0 값을 출력하며, EN'일 때는 EN의 역 값으로 1일 때 0을 출력합니다. 대표적인 디코더 소자로는 74LS139 (1-of-4 Decoder)와 74L...2025.05.04
-
한양대 Verilog HDL 22025.05.041. Verilog HDL Verilog HDL (Hardware Description Language)은 IEEE 1364에서 표준화된 전자회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. Verilog는 CLK에 따라 동시동작 하므로 동시성을 표현할 수 있고, 컴파일 과정이 기존의 프로그래밍언어와는 다르지만 기본적인 문법은 C언어와 유사합니다. 2. Half Adder (HA) Half Adder (HA)는 기본적인 덧셈 연산을 하는 장치로, 입력 2개와 출력 2개의 구조를 띄고 있습니다. 출력은 Carry와 Sum으로 나타...2025.05.04
-
한양대 Verilog HDL 32025.05.041. Verilog HDL 이 프레젠테이션은 Verilog HDL의 Blocking과 Non-Blocking 구문에 대해 설명하고 있습니다. Blocking 구문은 순차적으로 실행되는 반면, Non-Blocking 구문은 동시에 실행됩니다. 이번 실험에서는 Non-Blocking 구문을 사용하여 60초 기준으로 1초마다 FPGA Starter Kit가 변하는 Verilog 코드를 설계하고 실행해보았습니다. 7-segment decoder, Multiple digit 7-segments, 60second clock 모듈을 구현하고 이...2025.05.04
-
한양대 Half adder & Full adder2025.05.041. 반가산기 (Half adder) 반가산기는 기본적인 덧셈 연산을 하는 장치로, 입력 2개(a,b)와 출력 2개(c,s)로 구성됩니다. 출력 C는 Carry로 상위 비트로 올라가는 자리 올림 수를 의미하고, 출력 S는 Sum으로 두 비트의 합을 나타냅니다. 반가산기는 OR, NOT, AND 등의 게이트를 활용해 회로를 구성할 수 있습니다. 2. 전가산기 (Full adder) 전가산기는 이진수의 한 자릿수를 연산하고, 하위 비트에서 올라오는 자리올림수 입력을 포함하여 출력합니다. 전가산기는 입력 Cin, A, B와 출력 Cout...2025.05.04
5 / 14
