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디지털집적회로설계 13주차 실습 - 게이트 회로 분석2025.11.161. OR GATE 지연 및 전력 측정 MAGIC에서 추출한 OR GATE의 특성을 SPICE 시뮬레이션으로 분석했다. tpdr(상승 지연)은 199.6ns, tpdf(하강 지연)은 199.8ns로 측정되었으며, 평균 전파 지연(tpd)은 199.7ns이다. 출력 신호의 상승 시간(trise)은 0.485ns, 하강 시간(tfall)은 0.300ns로 측정되었다. 입력 신호는 AND 게이트와 동일하게 적용되었으며, 시뮬레이션 결과 OR GATE가 제대로 구현되었음을 확인했다. 2. XOR GATE 지연 및 전력 측정 XOR GATE...2025.11.16
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아날로그 및 디지털 회로 설계실습 결과보고서122025.01.171. 클럭 생성 회로 Function generator를 이용하여 1Hz의 Clock 신호를 생성하고, BCD 카운터에 연결하여 7-segment에 출력하는 회로를 구현했습니다. 클럭 신호에 따라 0부터 9까지 카운팅되는 것을 확인했습니다. 2. 2자리 숫자 표시 회로 1자리 숫자 카운터 회로를 두 개 연결하여 00부터 99까지 증가하는 2자리 숫자 표시 회로를 구현했습니다. 중간 신호를 조작하여 카운터 증가의 최대치를 99로 설정했습니다. 3. 디지털 회로 설계 이번 실습을 통해 카운터, 분주회로, 클럭 회로, 디코더 등 다양한 ...2025.01.17
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반도체 공정 기술 및 메모리 소자 종합 분석2025.11.181. 반도체 전공정(FEP) 기술 반도체 공정의 전공정은 트랜지스터, DRAM, 플래시 메모리 등 다양한 소자 제조에 필수적이다. 웨이퍼 기판, 표면 준비, 박막 형성, 플라즈마 식각 등의 기술이 포함되며, 무어의 법칙에 따른 소자 축소로 인해 새로운 재료와 공정 기술의 도입이 필요하다. 특히 고-k 유전체와 금속 게이트 도입, SOI 웨이퍼 활용, 응력 제어 등이 주요 기술 과제이다. 2. 플래시 메모리 기술 플래시 메모리는 비휘발성 메모리로 NAND형과 NOR형으로 구분된다. NAND형은 직렬 연결으로 고집적도와 빠른 쓰기/지우...2025.11.18
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디지털 논리회로 4판 6장 연습문제2025.11.121. 부울 대수 및 논리식 간소화 디지털 논리회로에서 부울 대수를 이용하여 복잡한 논리식을 간소화하는 방법을 다룬다. AND, OR, NOT 등의 기본 논리 연산자를 조합하여 주어진 논리식을 최소항 형태로 변환하고, 흡수 법칙, 드모르간 법칙 등의 부울 대수 정리를 적용하여 더 간단한 형태로 축약하는 과정을 포함한다. 2. 카르노 맵(Karnaugh Map) 논리식을 시각적으로 표현하고 간소화하기 위한 카르노 맵 기법을 설명한다. 2변수, 3변수, 4변수 카르노 맵을 이용하여 최소항들을 그룹화하고 인접한 항들을 결합하여 최소 논리식...2025.11.12
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실험 09_MOSFET 기본 특성 예비 보고서2025.04.271. MOSFET 동작 원리 MOSFET은 전계 효과(field effect)를 이용하여 전류가 흐르는 소자이며, 전하를 공급하는 소오스 단자, 전하를 받아들이는 드레인 단자, 전류의 양을 조절하는 게이트 단자, 기판의 역할을 하는 바디 단자로 구성되어 있다. 게이트 전압을 바꾸면 드레인에서 소오스로 흐르는 전류가 바뀌면서 증폭기로 동작할 수 있다. NMOS와 PMOS의 구조와 동작 원리가 서로 반대이지만 기본적인 동작 원리는 동일하다. 2. MOSFET 동작 영역 MOSFET에는 차단 영역, 트라이오드 영역, 포화 영역의 세 가지...2025.04.27
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아날로그 및 디지털회로설계실습 7장 결과보고서2025.01.041. 논리 게이트 구현 및 동작 실험을 통해 AND, OR, NOT 게이트를 사용하여 NAND, NOR, XOR 게이트의 진리표와 등가회로를 작성하고 입출력 전압을 측정하였다. NAND 게이트만을 사용하여 AND, OR, NOT 게이트의 등가회로를 구성하였으며, 3입력 NAND 게이트의 등가회로도 구현하였다. 2. 게이트 소자의 시간 지연 특성 AND 게이트와 OR 게이트를 여러 개 직렬로 연결하고 오실로스코프로 입출력 신호를 측정하여 시간 지연을 확인하였다. AND 게이트의 경우 한 stage당 rise time delay 5.5...2025.01.04
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홍익대학교 전자회로(2) 최종 프로젝트 보고서2025.04.261. 2-stage OP-Amp 설계 2-stage OP-Amp 회로를 설계하였으며, 모든 트랜지스터가 Saturation 영역에서 동작하도록 하였다. 또한 OP-Amp의 Small-Signal Gain이 50dB 이상, Gain*Bandwidth가 100MHz 이상, Phase Margin이 45도 이상이 되도록 설계하였다. 이를 위해 각 트랜지스터의 크기와 바이어스 전류를 조절하였으며, Compensation Capacitor를 추가하여 Phase Margin을 확보하였다. 2. Unity-gain Buffer 설계 Unity-...2025.04.26
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디지털집적회로설계 실습 2주차 보고서2025.11.131. NMOS 레이아웃 설계 Magic layout 도구를 사용하여 NMOS 트랜지스터를 설계한다. n-diffusion(초록색)을 21x8 크기로 생성하고, ndc(하늘색) 8x8을 양 끝에 배치한다. 빨간색 poly silicon을 중앙에 배치하여 위아래로 4칸이 나오도록 구성한다. DRC(Design Rule Check)를 통해 설계 규칙 준수 여부를 확인한다. 2. PMOS 레이아웃 설계 PMOS 트랜지스터는 p-diffusion(주황색)을 21x8 크기로 배치하고, pdc(파란색) 8x8을 양쪽 끝에 배치한다. Poly를 ...2025.11.13
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[예비보고서]중앙대학교 아날로그및디지털회로설계실습 스텝 모터 구동기2025.05.101. 단극 스텝 모터 (Uni-polar step motor) 단극 스텝 모터의 동작 원리를 이해하고 스텝 모터를 조종하기 위한 범용 이동 레지스터 (Universal shift register)의 사용 방법을 배운다. BJT 트랜지스터와 범용 이동 레지스터를 이용하여 스텝 모터 구동기를 설계한 후 그 동작을 확인한다. 2. 범용 이동 레지스터 74HC194 범용 이동 레지스터 74HC194의 데이터시트를 분석하여 레지스터의 동작을 예상한다. 레지스터의 동작 모드(초기화, 변화 없음, 왼쪽/오른쪽 shift, 입력 그대로 출력)를 ...2025.05.10
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NAND 게이트와 NOR 게이트의 역할과 중요성2025.11.121. NAND 게이트의 작동 원리 및 특성 NAND 게이트는 디지털 로직 회로의 기본 게이트로, 두 개 이상의 입력이 모두 1일 때만 출력이 0이 되는 부정논리곱 연산을 수행합니다. AND 게이트의 출력에 NOT 게이트를 연결하여 구성되며, 기능적으로 완전하여 NAND 게이트만으로 모든 가능한 논리 연산을 수행할 수 있습니다. 이러한 특성으로 회로 설계의 복잡성을 줄이고 제조 공정의 생산성을 향상시킵니다. 2. NAND 게이트 사용의 경제성과 효율성 NAND 게이트는 높은 집적도와 낮은 전력 소모로 고효율적인 회로 설계가 가능하여 ...2025.11.12
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