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MOSFET 특성 실험 및 분석2025.11.161. MOSFET 동작 원리 MOSFET은 게이트 전압에 따라 채널이 형성되어 전류가 흐르는 반도체 소자입니다. NMOS와 PMOS는 반대의 극성을 가지며, 각각 Turn-OFF, Triode Region, Saturation Region의 세 가지 동작 영역을 가집니다. 포화 영역에서는 핀치-오프 현상이 발생하고 채널의 유효 길이가 감소합니다. 채널 길이 변조 계수 λ를 고려하면 포화 영역에서도 드레인 전류가 계속 증가하며, 이는 출력 저항 r0로 모델링됩니다. 2. 문턱 전압 및 소자 특성 2N7000 NMOS의 문턱 전압은 2...2025.11.16
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CMOS 인버터 설계 및 특성 분석 실험2025.11.181. CMOS 인버터 설계 공정 CMOS 인버터 설계는 웨이퍼 준비, n-well 형성, 활성 영역 정의, 게이트 형성, S/D 도핑, 어닐링, 컨택 형성, 금속화, 전극 형성 등 10단계의 공정으로 구성된다. 총 7개의 마스크(well, active region, poly, n-select, p-select, contact, metal mask)를 사용하여 미세한 패턴을 형성하고, 각 단계에서 산화막 증착, 식각, 이온 주입, 확산 등의 반도체 공정 기술이 적용된다. 2. 도핑 농도 및 접합 깊이 최적화 NMOS와 PMOS의 도핑...2025.11.18
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MOSFET의 특성 실험2025.05.111. MOSFET의 동작 원리 MOSFET 소자는 게이트의 전압을 인가시켜 드레인과 소스 사이에 채널을 형성하고, 그 채널을 통해 전류가 흐르게 하는 소자이다. 게이트, 드레인, 소스, 바디의 4단자로 구성되어 있으며, 게이트 전압을 변화시킴으로써 채널의 폭이 변화하고 그에 따라 전류가 변화하게 된다. 2. MOSFET의 드레인 특성곡선 실험 결과에 따르면 V_GS값이 3V까지는 I_D가 급격하게 증가하다가 4V 이후부터는 기울기가 감소하여 증가하는 것을 확인할 수 있었다. 이로 미루어 보아 핀치오프 전압은 약 4V라고 할 수 있고...2025.05.11
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디지털집적회로 NAND, NOR, XOR gate 설계도 및 DC, Transient 시뮬레이션 결과2025.04.281. NAND gate NAND gate의 pull-down 네트워크는 VA와 VB가 모두 높을 때 도통하는 직렬 NMOS 트랜지스터로 구성되며, pull-up 네트워크는 병렬 PMOS 트랜지스터로 구성됩니다. NAND gate의 효과적인 pull-up/pull-down 저항은 단위 인버터의 저항과 같아야 합니다. NMOS 트랜지스터가 직렬로 연결되어 있어 효과적인 저항이 두 배가 되므로 크기가 단위 인버터의 두 배가 되어야 합니다. PMOS의 경우 최악의 경우인 하나의 PMOS만 켜지는 것을 고려하여 단위 인버터와 같은 크기로 설...2025.04.28
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MOSFET 기본 특성 및 MOSFET 바이어스 회로 실험 결과 보고서2025.01.291. MOSFET 기본 특성 실험 9에서 NMOS의 문턱 전압이 양수이고 PMOS의 문턱 전압이 음수인 이유를 설명하였습니다. NMOS는 소스와 드레인을 n-type을 사용하고 전류를 흐르게 하는 carrier가 전자이므로 채널에 전류가 흐르려면 문턱 전압이 양수여야 합니다. PMOS에서는 소스와 드레인을 p-type을 사용하고 전류를 흐르게 하는 carrier가 hole이므로 채널에 전류가 흐르려면 NMOS의 역전압이 걸려야 하므로 PMOS의 문턱 전압은 음수여야 합니다. 따라서 NMOS를 낮은 전압 쪽에, PMOS를 높은 전압 ...2025.01.29
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디지털집적회로설계 XOR 게이트 레이아웃 설계 및 시뮬레이션2025.11.151. Full CMOS XOR GATE 설계 트랜지스터 레벨에서 CMOS XOR 게이트를 직접 구현한 방식으로, 4개의 PMOS와 4개의 NMOS를 중앙 논리 부분에 사용하고 4개의 인버터를 포함하여 총 12개의 트랜지스터로 구현되었다. Mobility 비율 μn/μp = 2를 만족시키기 위해 wp = 2wn으로 설정하여 pull-up 네트워크의 PMOS 폭을 pull-down 네트워크의 NMOS 폭의 두 배로 디자인했다. 가로 11.46 μm, 세로 12.12 μm의 크기로 면적은 138.90 (μm)²이다. 2. Subcell ...2025.11.15
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아날로그 및 디지털 회로 설계 실습 결과 보고서2025.01.061. 단일 Current Mirror 구현 및 측정 NMOS를 이용하여 단일 Current Mirror를 직접 설계한 뒤, DMM을 사용하여 설계한 회로의 전압, 전류 등을 측정하고 기록하였다. 실험 결과, 단일 Current Mirror의 출력 전류는 10mA에 근접하여 추가 조절이 필요하지 않았으며, 출력 저항 Ro는 약 2.46kΩ으로 측정되었다. 2. Cascode Current Mirror 구현 및 측정 NMOS를 이용하여 Cascode Current Mirror를 직접 설계한 뒤, DMM을 사용하여 설계한 회로의 전압, ...2025.01.06
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[A+] 전자회로설계실습 8차 결과보고서2025.05.101. 단일 Current Mirror 구현 및 측정 NMOS를 이용하여 단일 Current Mirror를 직접 설계한 뒤에 DMM을 사용하여 설계한 회로의 전압, 전류, 저항 등을 측정 및 기록하였다. 단일 Current Mirror의 전류 오차는 0.6%였고, 10mA에 근접하여 저항 값을 조절하지 않아도 되었다. 측정한 결과를 통해 단일 Current Mirror의 출력 저항을 계산할 수 있었다. 2. Cascode Current Mirror 구현 및 측정 NMOS를 이용하여 Cascode Current Mirror를 직접 설계...2025.05.10
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디지털 VLSI 설계: Dynamic CMOS 회로 설계 및 시뮬레이션2025.11.161. Dynamic CMOS 회로 설계 Dynamic CMOS는 PMOS 풀-업 네트워크와 NMOS 풀-다운 네트워크로 구성된 논리 회로이다. 클록 신호가 0일 때 PMOS가 활성화되어 출력이 1로 충전되고, 클록 신호가 1일 때 NMOS 풀-다운 네트워크가 활성화되어 입력 신호에 따라 출력이 결정된다. Dynamic CMOS는 정적 CMOS와 달리 클록 신호에 의존하므로 타이밍 특성이 중요하며, 직렬 연결 시 특별한 주의가 필요하다. 2. HSPICE 시뮬레이션 및 검증 HSPICE를 이용하여 Dynamic CMOS 회로의 동작을...2025.11.16
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서강대학교 고급전자회로실험 3주차 예비/결과레포트 (A+자료)2025.01.211. MOSFET 바이어스 회로 및 차동 증폭기 실험 1에서는 nMOS 정전류원 회로를 구성하고 RREF 값에 따른 IREF 전류를 측정하였다. 실험 결과 RREF가 200Ω일 때 IREF가 20mA에 가장 가까운 값을 가짐을 확인하였다. 또한 VX 변화에 따른 ISS 전류를 측정하여 VX가 0.7V 이상일 때 ISS가 거의 일정한 값을 유지함을 확인하였다. 이를 통해 channel length modulation 효과로 인해 실제 전류원 회로에서는 이상적인 정전류원 특성이 나타나지 않음을 알 수 있었다. 실험 2에서는 차동증폭기의...2025.01.21
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