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한양대 Verilog HDL 12025.05.041. Verilog HDL Verilog는 IEEE 1364로 표준화된 전자회로 및 시스템에 사용되는 하드웨어 기술 언어입니다. VHDL과 다르게 순차적으로 작동하지 않고 clock에 따라 동시 동작하기 때문에 동시성을 표현할 수 있습니다. Verilog HDL은 Behavioral, Data flow, Structural 레벨로 나뉘며 각각 장단점이 있어 목적에 맞게 사용해야 합니다. 2. AND Gate AND gate의 Verilog 코드를 작성하고 시뮬레이션을 통해 입출력 값이 AND gate의 Truth table과 일치하...2025.05.04
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Pintos Project 3 final report - Virtual Memory, Frame table2025.01.161. Frame table 프레임 테이블을 순회하여 프레임을 할당하는 과정은 다음과 같다. 1. 사용 가능한 프레임이 존재하는 경우 해당 프레임을 할당한다. 2. 사용 가능한 프레임이 없는 경우 다른 프레임의 페이지를 evict하여 새로운 프레임을 확보한다. 이때 Clock 알고리즘을 사용하여 evict할 프레임을 선택한다. 프레임 할당을 위해 frame_allocate() 함수를 호출하며, 프레임 제거를 위해 frame_deallocate() 함수를 호출한다. 2. Lazy loading 프로그램 실행 시 모든 페이지의 내용을 한...2025.01.16
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급성통증 간호과정2025.01.131. Tenosynovitis 건초염은 건초낭의 염증이다. 건초염은 힘줄(건)을 감싸고 있는 혈액조직에 염증이 생겨 힘줄 부위가 붓고 통증이 느껴지는 질환이다. 증상은 사람마다 다르지만 염증, 부기 및 통증이 가장 흔하다. 건염 또는 건초증을 치료할 대 주요 목표는 염증과 통증을 줄이고 특정 운동을 통해 힘줄의 하중 내구성을 점차적으로 개선하는 것이다. 치료 방법으로는 작업/물리 치료, 얼음/휴식/동작 수정, 항염증제 투여, 부목/고정, 스테로이드 주사, 수술 등이 있다. 2. Nursing Process 간호과정에서 확인된 주요 ...2025.01.13
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[논리회로실험] 실험7. Shift Register 예비보고서2025.05.081. Shift Register 시프트 레지스터는 일련의 연결된 플립플롭으로써 잠정적 데이터 저장 능력을 갖추도록 하여 클럭 펄스가 들어올 때마다 저장된 데이터가 좌우로 이동합니다. n개의 플립플롭을 연결하여 n비트 레지스터를 구현할 수 있으며, 클럭 신호에 따라 플립플롭의 데이터가 이동합니다. 시프트 레지스터는 직렬-병렬, 병렬-직렬 정보 변환기로도 사용될 수 있습니다. 2. JK 플립플롭 4개의 JK 플립플롭을 동시에 상승 펄스로 레지스터에 데이터를 저장할 수 있습니다. Clear 신호는 클럭 신호가 enable 되기 전에 모든...2025.05.08
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[A+보장]한양대에리카A+맞은 레포트,논리회로설게및실험,Decoder & 7-segments 실험2025.01.151. Code Code는 컴퓨터에서 사용하는 정보들을 정해진 특정 형태로 나타내는 규칙을 간단히 의미한다. 2. Decoder 디코더는 n bit input code에서 m bit output code로의 변환이다. n개의 2 진 정보들을 서로 다른 2^m개의 최대 정보로 바꾸어 출력하는 조합회로이다. Decoder은 Encoder가 한 일의 암호화 또는 컴퓨터가 인식할 수 있는 것들을 해독해서 사람이 읽을 수 있도록 하는 해독기 역할 도 한다. 3. 2x4 Decoder 2x4 decoder은 NOT게이트인 74LS04 2개와 A...2025.01.15
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소프트웨어 보안 CWE Top 25 보안 약점 과제2025.01.121. Use After Free (UAF) UAF는 해제된 메모리 영역을 재사용할 때 발생하는 보안 약점으로, Heap 영역에서 일어나는 문제입니다. 해제된 메모리 공간이 새로운 포인터에 할당될 경우 그 포인터가 해당 영역의 값과 주소 값을 사용할 수 있게 되어 발생합니다. 이를 악용하여 공격자가 해당 영역을 공격 코드로 덮으면 개발자가 의도치 않게 공격 코드를 실행할 수 있습니다. 2. Server-Side Request Forgery (SSRF) SSRF는 서버 측에서 피해자에게 위조된 요청을 보내도록 하는 공격입니다. 웹 서버...2025.01.12
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Pintos Project 3 한국어 설명서 (design report) - Virtual Memory, Frame table2025.01.161. Virtual Memory Virtual memory는 process마다 독립적으로 가지는 주소 공간으로, 필요한 데이터는 virtual memory에서 physical memory로 load해오고 필요없는 데이터는 virtual memory (예: 디스크)에 저장함으로써 physical memory 공간을 확보합니다. 각 process는 virtual address와 physical address를 mapping하는 table을 가지고 있어 virtual address로 physical address를 찾아갈 수 있습니다. ...2025.01.16
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Time-Driven ABC Model for Corporate Banking Transactions2025.04.291. Traditional ABC Model 전통적인 ABC 모델은 직원 설문조사를 통해 특정 활동에 소요되는 시간 비율을 추정하고 이에 따라 자원 비용을 배분합니다. 그러나 이 모델은 대규모 조직에 적용하기 어렵고, 실제 운영의 복잡성을 반영하지 못하며, 비용 드라이버 비율이 실제보다 높게 계산되는 문제가 있습니다. 2. Time-Driven ABC Model 시간 기반 ABC 모델은 각 거래, 제품 또는 고객이 요구하는 자원 수요를 직접 추정합니다. 이를 위해 '시간 단위당 비용'과 '활동 단위 시간'의 두 가지 매개변수만 필요...2025.04.29
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디지털 논리실험 8주차 예비보고서2025.05.061. Gated D Latch Gated D Latch는 D와 EN을 입력 값으로 가지며, Q와 Q'를 출력 값으로 가진다. S-R Latch와 유사하지만 EN이라는 가드를 통해 S와 R의 값이 1,1이 되는 경우를 막는다는 점에서 차이가 있다. EN의 입력 값이 LOW일 때는 D 값과 상관없이 출력 값이 변하지 않으며, EN의 입력 값이 HIGH일 때는 D 값을 Q의 값으로 전달한다. 2. D Flip-flop D Flip-flop은 D Latch와 같이 D의 값을 Q의 값으로 전달해주지만, Latch와 달리 Flip-flop은 ...2025.05.06
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신호및시스템(건국대) 4주차과제2025.01.171. Convolution Animation Convolution 연산은 임펄스 응답 h(t)와 입력 신호 x(t)를 이용하여 출력 신호 y(t)를 구하는 방법입니다. 이를 위해 매트랩에서 x(t)와 h(t)의 그래프를 각각 나타내고, 이를 곱한 값을 음의 무한대부터 양의 무한대까지 적분하여 y(t)를 구할 수 있습니다. 이를 통해 t가 변함에 따라 x(t), h(t), y(t)의 그래프가 실시간으로 어떻게 변화하는지 확인할 수 있습니다. 2. Exercise 4-1 Exercise 4-1에서는 cos 함수와 sin 함수를 이용하여...2025.01.17
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