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컴퓨터구조_에지트리거형 플립플롭(D-, JK-, T-)의 특성을 비교하고 설명해보자2025.01.271. 에지트리거 플립플롭 에지트리거는 회로에서 신호가 하이 레벨(High Level, 1)에서 로우 레벨(Low Level, 0)로 또는 로우 레벨에서 하이 레벨로 전환할 때 발생하는 출력 변화를 의미한다. 이는 상태 변수의 변화 순간에 기반하여 작동하며, 상승 에지(Rising Edge)와 하강 에지(Falling Edge)를 검출하는 기능을 한다. 본론에서는 이러한 상승에지와 하강 에지를 검출하여 처리하는 에지트리거형 플립플롭인 D-플립플롭, JK-플립플롭, T-플립플롭의 특성을 비교하고 설명한다. 2. D-플립플롭 D-플립플롭...2025.01.27
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홍익대 디지털논리실험및설계 7주차 예비보고서 A+2025.05.161. S-R Latch와 S'-R' Latch Latch는 1비트의 문자를 보관하고 유지할 수 있는 회로이다. S-R Latch는 NOR 게이트를 이용해 결선되고 S'-R' Latch는 NAND 게이트를 이용해 결선되므로 SR NOR Latch, SR NAND Latch 라고도 불린다. Set이 활성화되면 Q가 1, Q'가 0이 되고 Reset이 활성화되면 Q'가 1, Q가 0이 된다. 2. Pulse detector와 CLK Pulse detector는 Pulse의 변화를 감지하는 회로이다. 두 개의 동일한 입력 중 하나에만 인버...2025.05.16
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예지보전2025.05.041. 예지보전 예지보전은 설비의 예방의학이라고 할 수 있다. 설비의 경우 인간과 같이 열화가 있어 시간이 지날수록 부하에 의해 기능과 성능이 저하되거나 정지하게 된다. 예지보전은 설비를 자연사에 가까운 한계 수명까지 연장하기 위한 활동으로, 제조공정의 생산 결과물 품질에 대한 원인계(입력상태, 설비상태, 공정상태)의 상태량을 항상 좋은 상태로 유지하여 필요한 때, 필요한 만큼 효율좋게 양품만을 만들기 위한 수단이다. 2. 고장 메커니즘 설비의 고장 메커니즘에는 자연열화, 강제열화, 고장이 있다. 자연열화는 정상부하와 정상조건에 의한...2025.05.04
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조합논리회로와 순서논리회로의 종류 및 특징(회로) 조사2025.05.101. 조합논리회로 조합논리회로는 논리곱(AND), 논리합(OR), 논리 부정(NOT)의 세 가지 기본 논리회로의 조합으로 만들어지며, 입력 신호, 논리 게이트 및 출력 신호로 구성된다. 조합 논리회로는 순서 논리회로와 달리 들어온 입력에 그대로 출력되어 전 회로 등의 영향을 받지 않으며, 기억 소자도 사용하지 않는다. 조합 논리회로의 기본이 되는 가산기, 비교기, 디코더, 인코더, 멀티플렉서, 디멀티플렉서, 감산기 등을 알아보았다. 2. 순서논리회로 순서논리회로는 현재의 입력값과 이전 출력 상태에 따라 출력값이 결정되는 논리회로이다...2025.05.10
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디지털 회로 실험 및 설계 - JK Flip Flop, D, T Flip Flop 실험 12025.05.161. D 플립플롭 D 플립플롭은 1개의 입력(D)과 2개의 출력(Q, Q') 및 CK를 가지고 있다. 입력 D와 출력 Q는 항상 같으며, 이는 데이터를 기록하는 것과 같아서 D 플립플롭이라는 이름이 붙었다. D 플립플롭 IC 패키지의 특징은 입력이 두 번째, 출력이 다섯 번째와 여섯 번째에 있다. 2. JK 플립플롭 JK 플립플롭은 입력 J와 K가 모두 1일 때, 출력 Q와 Q'의 논리 레벨이 바뀌는 토글(Toggle)이 일어난다. JK 플립플롭 IC 패키지의 특징은 전원이 5번 핀, 그라운드가 13번 핀이다. 3. T 플립플롭 T...2025.05.16
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데이터 사이언티스트 인터뷰 준비2025.01.201. 데이터 전처리 데이터셋에 존재할 수 있는 결측값과 이상치를 처리하는 것이 중요하다. 결측값은 평균, 중앙값 등으로 대체하거나 제거할 수 있으며, 이상치는 상자 그림이나 Z-점수를 사용해 식별하고 제거하거나 대체할 수 있다. 또한 데이터의 스케일을 맞추기 위해 정규화 작업이 필요하다. 2. 머신러닝 모델 과적합 방지 과적합을 방지하기 위해 교차 검증, 정규화 기법(L1, L2), 조기 종료 등의 방법을 사용할 수 있다. 교차 검증을 통해 데이터를 최대한 활용하고 모델의 일반화 성능을 평가할 수 있으며, 정규화 기법은 모델의 복잡...2025.01.20
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[A+ 결과보고서] 압력제어 실험2025.01.231. 제어 시스템 제어 시스템은 조절부, 조작부, 검출부로 구성되며, 개루프 시스템과 폐루프 시스템으로 나뉜다. 개루프 시스템은 구조가 간단하지만 오차가 많이 발생하고 교정할 수 없는 반면, 폐루프 시스템은 정밀 제어에 사용되며 안정도와 감도에 큰 영향을 받지 않는다. 폐루프 시스템에는 On-Off 제어, PID 제어 등이 있다. 2. 밸브 밸브는 유압 발생부, 제어부, 작동부로 구성되며, 공압식 밸브와 전동식 밸브가 있다. 공압식 밸브는 제어 속도가 빠르고 안정성이 높으며, 전동식 밸브는 출력 조절이 용이하고 더 정확한 제어가 가...2025.01.23
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[예비보고서]중앙대학교 아날로그및디지털회로설계실습 래치와 플립플롭2025.05.101. RS 래치 RS 래치는 NAND 게이트로 구성할 수 있으며, 진리표와 상태도를 통해 동작 원리를 확인할 수 있다. 또한 NAND 게이트를 이용하여 RS 플립플롭도 구성할 수 있다. 2. 플립플롭 플립플롭은 순차식 논리회로의 기본 소자로, 다양한 종류가 있으며 각각의 동작 조건과 특성이 다르다. 이번 실습에서는 NAND 게이트로 구성한 RS 플립플롭의 동작을 확인하였다. 1. RS 래치 RS 래치는 디지털 회로에서 가장 기본적인 메모리 소자 중 하나입니다. 이 래치는 두 개의 NOR 게이트로 구성되어 있으며, 각 게이트의 출력이...2025.05.10
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한양대 counter2025.05.041. JK Flip Flop JK Flip Flop은 SR FF에 and gate를 추가한 FF이다. SR FF에서 (1,1)을 사용하지 못하는 한계점을 극복하는 Flip-Flop으로 set, reset이 (1,1)일 때 output 값이 toggle 즉, 반전 된다. S(set) R (reset) FF과 마찬가지로, J는 set K는 reset을 뜻한다. JK Flip-Flop의 timing diagram은 다음 과 같다. 다른 FF과 마찬가지로 output 값에서 time delay가 발생한다. (1,1)일 때 toggle 반전...2025.05.04
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한양대 Verilog HDL 32025.05.041. Verilog HDL 이 프레젠테이션은 Verilog HDL의 Blocking과 Non-Blocking 구문에 대해 설명하고 있습니다. Blocking 구문은 순차적으로 실행되는 반면, Non-Blocking 구문은 동시에 실행됩니다. 이번 실험에서는 Non-Blocking 구문을 사용하여 60초 기준으로 1초마다 FPGA Starter Kit가 변하는 Verilog 코드를 설계하고 실행해보았습니다. 7-segment decoder, Multiple digit 7-segments, 60second clock 모듈을 구현하고 이...2025.05.04
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