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아날로그 및 디지털 회로 설계 실습 결과보고서11 카운터 설계2025.05.151. 비동기 8진 카운터 설계 이 실습에서는 3개의 flip-flop 소자를 사용하여 비동기 8진 카운터를 설계하였습니다. 스위치를 on/off 할 때마다 카운팅이 되도록 하였고, falling edge triggered 소자를 사용하여 스위치를 1->0으로 변경할 때 카운팅이 되도록 하였습니다. 또한 chattering 현상을 방지하기 위해 스위치 하단에 capacitor를 추가로 연결하였습니다. 결과적으로 스위치를 off 상태에서 두 번 클릭할 때마다 숫자가 한 번씩 카운팅 되었습니다. 2. chattering 현상 chatte...2025.05.15
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홍익대 디지털논리실험및설계 10주차 예비보고서 A+2025.05.161. 비동기식 카운터와 동기식 카운터의 차이 비동기식 카운터는 맨 앞의 하나의 Flip-flop에만 CLK가 연결되어 있어 앞의 Flip-flop의 출력이 뒤에 오는 CLK로 작동하므로 회로는 간단하지만 delay가 크다. 동기식 카운터는 모든 Flip-flop에 CLK가 연결되어 있어 동기화가 잘 되지만 회로가 복잡하다. 2. Positive edge triggered D Flip-flop 회로 구현 Positive edge triggered D Flip-flop은 negative edge triggered D Flip-flop의...2025.05.16
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아날로그 및 디지털 회로 설계실습 결과보고서112025.01.171. 비동기 8진 카운터 설계 비동기 8진 카운터 회로를 구현하고 LED 연결, 버튼 스위치 연결, chattering 방지 회로 추가 등의 과정을 거쳐 카운터의 정상 동작을 확인하였다. chattering 방지 회로를 거치지 않고 바로 회로에 연결하였을 때 출력이 순간 불안정한 것을 확인하였다. 2. 비동기 및 동기 16진 카운터 설계 16진 비동기 카운터와 16진 동기 카운터를 각각 구현하고, Function generator를 사용하여 1Hz의 Square wave를 입력하여 동작을 확인하였다. 동기 카운터의 경우 매 순간 동...2025.01.17
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아날로그 및 디지털회로 설계 실습 실습11_카운터설계_결과보고서2025.01.211. JK Flip-Flop JK Flip-Flop은 두 개의 입력신호에 따라 Logic 1(HIGH) 또는 Logic 0(LOW)값을 출력하는 소자이다. JK Flip-Flop을 이용하여 동기 방식과 비동기 방식으로 카운터를 설계하였다. 2. 동기 카운터 8진 동기 카운터의 경우 JK Flip-Flop 3개를 이용하여 각 2진 비트의 출력을 만들고, Q1의 출력을 2번 째 JK Flip-Flop의 입력으로 사용하고, Q1과 Q2의 출력을 AND 게이트의 입력으로 사용한 후 그 출력을 3번 째 JK Flip-Flop의 입력으로 사용...2025.01.21
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[논리회로실험] 실험8. Counter 결과보고서2025.05.051. 비동기식 2단 2진 카운터 실험 1에서는 비동기식 2단 2진 카운터를 설계하였다. 비동기식 카운터는 CLK 값이 첫 번째 플립플롭에만 인가되는 회로이기 때문에 그 다음 플립플롭의 클럭 입력값은 앞 단의 플립플롭의 출력값으로 인가된다. 실험결과 첫 번째 플립플롭은 J=K=1인 상태로 클럭펄스가 들어올 때마다 전 출력 값의 toggle 값이 출력되며 첫 번째 단의 출력이 Falling일 때 두 번째 단의 출력 값이 정해지는 방식이었다. 이 값들을 AND Gate에 넣어 다이오드로 출력을 확인했을 때 A'B', AB', A'B, A...2025.05.05
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한양대 counter2025.05.041. JK Flip Flop JK Flip Flop은 SR FF에 and gate를 추가한 FF이다. SR FF에서 (1,1)을 사용하지 못하는 한계점을 극복하는 Flip-Flop으로 set, reset이 (1,1)일 때 output 값이 toggle 즉, 반전 된다. S(set) R (reset) FF과 마찬가지로, J는 set K는 reset을 뜻한다. JK Flip-Flop의 timing diagram은 다음 과 같다. 다른 FF과 마찬가지로 output 값에서 time delay가 발생한다. (1,1)일 때 toggle 반전...2025.05.04
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디지털 회로 실험 및 설계 - Multiplexer, DeMultiplexer 실험, JK Flip Flop 순차회로 실험2025.05.161. 멀티플렉서 멀티플렉서(MUX)는 여러 입력 데이터 중에서 하나를 선택하는 조합 논리회로입니다. 선택 신호(S1, S2)에 따라 데이터 D0 ~ D3 중에서 하나가 출력 X에 나타납니다. 멀티플렉서가 올바르게 동작하려면 선택 신호와 함께 데이터를 AND 게이트에 입력해야 합니다. 2. 디멀티플렉서 디멀티플렉서(DEMUX)는 멀티플렉서와 반대로 여러 출력 단자 중에서 하나로 데이터를 내보내는 조합 논리회로입니다. 입력 데이터 Di은 선택 신호 S1, S2에 의해 선택된 단자로 출력됩니다. 3. 비동기 카운터 비동기 카운터는 클록 ...2025.05.16
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디지털 회로 실험 및 설계 - Multiplexer, DeMultiplexer 실험, JK Flip Flop 순차회로 실험 22025.05.161. Multiplexer (MUX) 4-to-1 MUX를 구성하고, S1과 S0의 입력신호에 따른 출력 Y를 실험한 결과, 이론값대로 잘 나왔으며 전압 레벨도 High는 4.36V, Low는 0.16V로 잘 측정되었다. 이를 통해 여러 입력 데이터 중에서 하나를 선택하는 조합 논리회로인 MUX를 잘 활용한 실험 결과였다. 2. Demultiplexer (DEMUX) 1-to-4 DEMUX를 구성하고, S1과 S0, Y의 입력상태에 따라 출력 D0~D3를 실험한 결과, 이론값대로 잘 나왔으며 전압 레벨도 High는 4.45V, Lo...2025.05.16
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[A+, 에리카] [A+] 2021-1학기 논리설계및실험 Counter 실험결과보고서2025.05.011. Flip-Flops Flip-Flops는 엣지 트리거 방식으로 동작하며, 출력이 0에서 1로 또는 1에서 0으로 변경될 때 변경된다. JK Flip-Flop은 SR, D Flip-Flop과 달리 negative edge일 때 출력이 변경되며, J와 K가 둘 다 1인 경우 출력값을 반전시켜준다. T Flip-Flop은 T를 toggle로 보아 입력 T의 값이 0이면 상태가 유지되고 1이면 반전된다. 2. Counter 순차 회로는 상태를 순서대로 순환시킨다. 동기식 카운터(Synchronous counter)는 여러 개의 Fli...2025.05.01
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카운터의 응용으로 디지털시계의 회로도를 완성해 가는 과정 설명2025.01.221. 디지털 카운터 디지털 카운터는 펄스 수를 세거나 타이머 동작, 주파수를 분주하는 회로로 플립플롭을 활용한 기억소자와 조합논리소자로 이루어져 있다. 동기회로 상태의 변화는 클럭 펄스에 동기화해서 나타나지만 비동기 회로 상태 변화는 시스템에 오류가 발생할 때 발생한다. 카운터에는 비동기식 카운터와 동기식 카운터가 있으며, 동기식 카운터는 모든 플립플롭이 같은 시간에 자기 상태를 변화하도록 하지만 비동기식 카운터는 플립플롭의 상태 변화가 동시에 나타나지 않는다. 2. 디지털시계 회로도 구현 디지털시계를 카운터를 응용해 만들기 위해서...2025.01.22
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