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아날로그 및 디지털 회로 설계 실습 결과보고서8 래치와 플립플롭2025.05.151. RS 래치 구현 및 동작 PSPICE를 활용하여 RS 래치 회로를 구현하고 동작을 확인하였다. 입력 파형을 사각파로 주었고, S는 0과 1이 10us 주기로 반복되는 파형, R은 1과 0이 10us 주기로 입력되는 파형이었다. clk 신호는 40us까지 1을 유지하다가 이후 0이 되는 신호를 입력하였다. 출력 파형은 S의 파형을 따라가다가 40us 이후 40us 시점의 값인 1로 유지하는 것을 PSPICE를 통해 확인하였고, 실제 실험에서도 동일한 결과를 얻었다. 2. Bread Board를 활용한 SR 래치 구현 및 동작 T...2025.05.15
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디지털집적회로 D Flip-Flop 설계도 및 시뮬레이션 결과2025.04.281. Rising-edge triggered D-Flip Flop Rising-edge triggered D-Flip Flop의 기능을 설명하고 있습니다. 입력 파라미터와 트랜지스터 크기를 제공하고 있으며, D-FF의 기능을 시뮬레이션한 결과를 보여주고 있습니다. 또한 D-FF의 최소 setup time 요구사항을 분석하고 있습니다. 1. Rising-edge triggered D-Flip Flop The rising-edge triggered D-Flip Flop is a fundamental digital logic circui...2025.04.28
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아날로그 및 디지털회로 설계 실습결과 보고서2025.01.061. RS 래치 RS 래치는 교차교합된 두 NOR 게이트로 만들어진 순차식 회로로, 기본 기억소자장치입니다. 입력 R이 1일 때 출력 Q는 0으로 리셋되고, 입력 S가 1일 때 출력 Q는 1로 셋됩니다. 두 입력 R과 S 모두 0인 경우에는 현재 상태의 Q와 ~Q값을 그대로 유지하게 됩니다. R과 S가 모두 1인 경우는 금지된 입력에 해당합니다. 2. Edge-triggered 플립플롭 Edge-triggered 플립플롭은 클록신호가 0에서 1로 또는 1에서 0으로 바뀌는 순간에만 입력을 샘플링합니다. Rising edge에서 클록...2025.01.06
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홍익대 디지털논리실험및설계 10주차 예비보고서 A+2025.05.161. 비동기식 카운터와 동기식 카운터의 차이 비동기식 카운터는 맨 앞의 하나의 Flip-flop에만 CLK가 연결되어 있어 앞의 Flip-flop의 출력이 뒤에 오는 CLK로 작동하므로 회로는 간단하지만 delay가 크다. 동기식 카운터는 모든 Flip-flop에 CLK가 연결되어 있어 동기화가 잘 되지만 회로가 복잡하다. 2. Positive edge triggered D Flip-flop 회로 구현 Positive edge triggered D Flip-flop은 negative edge triggered D Flip-flop의...2025.05.16
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홍익대학교 디지털논리실험및설계 10주차 예비보고서 A+2025.05.041. 비동기식 카운터와 동기식 카운터의 작동 원리와 차이점 비동기식 카운터와 동기식 카운터는 특정한 상태가 반복적으로 발생하는 순서가 2진수의 순서를 따르는데, 상태 변화는 LSB 부분을 클록 펄스의 트리거 에지가 발생할 때마다 계속해서 변하게 만들고 다음 단계의 상태는 이전 단계의 상태들이 모두 1일 때만 변하게 만듦으로써 구현할 수 있습니다. 비동기식 카운터는 카운터 내의 Flip-flop들이 공통의 클록 펄스를 사용하지 않기 때문에 상태 변화가 동시에 일어나지 않고 시간 지연이 누적되지만, 동기식 카운터는 모든 Flip-flo...2025.05.04
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디지털 논리실험 10주차 예비보고서2025.05.061. 비동기식 카운터와 동기식 카운터 비동기식 카운터는 첫 번째 D Flip-flop의 CP입력에만 CLK 펄스가 입력되고 앞쪽에 있는 D Flip-flop의 출력 값이 뒤쪽에 있는 D Flip-flop의 CLK으로 들어간다. 반면 동기식 카운터는 모든 J-K Flip-flop이 하나의 CLK으로 연결 되어 있다. 두 카운터는 모두 CLK을 줄 때 마다 숫자를 카운트 하는데 실험은 4-bit 카운터이므로 0부터 15까지 순차적으로 나타낸다. 반면 하나의 펄스가 입력되면 모든 J-K Flip-flop이 동시에 작동하는 동기식 카운터와...2025.05.06
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디지털시스템설계실습_HW_WEEK52025.05.091. 4bit comparator 4비트 comparator 모듈을 구현하고, 이를 연결하여 8비트 cascadable comparator 모듈을 구현하였다. 각 비트를 비교하여 크다, 같다, 작다로 분류하여 출력하는 과정을 이해할 수 있었다. 2. Matrix multiplication 행렬 곱셈 모듈을 구현하면서 컴퓨터가 곱셈 연산을 수행하는 방식을 이해할 수 있었다. 2차원 배열 형태로 구현하는 것이 어려웠다. 3. Positive-edge triggered D flip-flop 양 에지 트리거 D 플립플롭을 구현하면서 동작 ...2025.05.09
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중앙대학교 마이크로프로세서 응용회로 설계실습 결과보고서 4주차2025.01.021. LED 함수 (led_down_shift, led_up_shift) LED 회로에서 LED는 16-bit edge triggered D Flip-Flop에 연결되어 있고, D Flip-Flop은 Data Bus의 15~0번 bit에 연결되어 있습니다. 또한 D Flip-Flop의 LE단자는 Demultiplexer에, Demultiplexer에는 Address Bus의 22~20번 bit에 연결되어 있습니다. 이를 통해 메모리의 특정 주소에 값을 써서 Address Bus와 Data Bus를 조작할 수 있고, 결과적으로 LED...2025.01.02
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[A+, 에리카] [A+] 2021-1학기 논리설계및실험 Flip-Flops, Latch 실험결과보고서2025.05.011. Flip-Flop Flip-Flop은 클럭(CLK) 입력을 받아 그에 따라 상태를 바꾸는 기억소자입니다. 실험에서는 74LS112를 활용하여 JK Flip-Flop의 동작을 확인하였습니다. JK Flip-Flop은 SR Flip-Flop, D Flip-Flop과 달리 negative edge일 때 출력이 바뀌며, J와 K가 둘 다 1인 경우에는 출력값을 반전시켜줍니다. 2. Latch Latch는 클럭(CLK) 입력을 가지지 않는 기억소자입니다. 실험에서는 SR Latch와 D Latch의 동작을 확인하였습니다. SR Latc...2025.05.01
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고려대학교 디지털시스템실험 A+ 6주차 결과보고서2025.05.101. SR Latch SR Latch 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다. SR Latch의 동작 원리와 특성을 이해할 수 있었습니다. 2. D Flip Flop D Flip Flop 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다. D Flip Flop의 동작 원리와 특성을 이해할 수 있었습니다. 3. JK Flip Flop JK Flip Flop 회로를 Gate level modeling을 사용하여 설계하고 시뮬레이션을 수행하였습니다....2025.05.10
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