• Discussion이번 시간은 cascadable comparator, matrix multiplication, positive-edge triggered d flip flop에 대해 코드를 구현해보고, 동작원리에 대해 학습해보는 시간이었다. 8bit cascada..
• Discussion이번 실습과제는 DFF with synch reset and enable, 8-bit Register, 4-digit Seven Segment LED Display를 ... 과제에서는 ld = 1이면 input값인 D가 Q에 저장되면서 메모리의 역할을 하는 것을 알 수 있었고, 8bit로 선언했기때문에 8bit가 저장되는 것을 알 수 있었다.4-digit ... 실습강의노트에 있는 이미 구현된 하위모듈들을 T0P 모듈에 가져와 동작하는 것은, 이전에 했던 4bit full adder를 구현하는 방법과 비슷해보였다.
• Simulation Result결과를 보면, din의 초기값으로 0000이 들어왔고, clk과 sin에 맞춰 1씩 shift 되다가 load가 활성화되었을 때, din=1111의 값이 병렬적으로 실행되었음을 알 수 있다. qout=1111이 된 것을 확인할 수 있고..
A와 B가 AND 연산을 해서 결과가 나오는 것을 확인하는 것이다. A AND B는 하나도 겹치지 않으므로 Res=0이 되는 것을 알 수 있고, Res = 0이면 zero =1이 된다.이 또한 파형으로 결과가 잘 나왔음을 알 수 있다.Zero는 Res 가 모두 0일 경..
• Simulation Result결과를 보면, clk과 x가 처음 일치하는 부분은 150ns에서 이다. 순서대로 1101이 되었을 때 result가 1이 출력되는 것을 통해 1101 detector가 제대로 동작함을 알 수 있다.[Utilization and Crit..
위의 그래프는 log scale과 normal scale의 이론값과 측정값을 비교한 그래프이다. 이론값은 작은 간격의 연속적인 Eb/No의 값으로 설정했기 때문에 아날로그 그래프처럼 연속적으 로 보이게 된다. 그러나, 측정값은 2dB 지점에서만 측정했기 때문에 부분적으..
이번 과제를 통해서 디지털 통신 시스템에서 변조 및 복조와 채널 페이딩이 신호 전송에 미치는 영향을 볼 수 있었습니다. ... 코드는 실습에서 구현했던 것들을 토대로 BPSK 변조, 복조 과정을 작 성했고 페이딩의 영향을 나타내는 Rayleigh fading channel을 적용하여 코드를 구현했습니다.
일상생활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터를 설계한다. ... 그리고 각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 알아본다. 2. ... 실습목적 동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다.
전감산기 설계 1. 실습목적 전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 빌림수를 고려해야한다. ... 전감산기 설계 과정을 통해 조합 논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. ... 또한 이 실습을 통해서는 if~else(Verilog) 또는 if~then~elsif~end if(VHDL) 형식을 배울 수 있다. 2.
