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디지털시스템설계 디멀티플렉서 디시설 디통설 디지털통신 한국해양대 편입
EasyAI “디지털시스템설계실습” 관련 자료
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"디지털시스템설계실습" 검색결과 1-20 / 1,056건

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  • 자료 표지
    디지털시스템설계 실습 13주차
    리포트 | 11페이지 | 2,000원 | 등록일 2023.06.16
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  • 자료 표지
    디지털시스템설계실습_HW_WEEK5
    • Discussion이번 시간은 cascadable comparator, matrix multiplication, positive-edge triggered d flip flop에 대해 코드를 구현해보고, 동작원리에 대해 학습해보는 시간이었다. 8bit cascada..
    리포트 | 6페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털시스템설계실습_HW_WEEK7
    • Discussion이번 실습과제는 DFF with synch reset and enable, 8-bit Register, 4-digit Seven Segment LED ... Display를 베릴로그로 코드를 구현해보고 결과 파형을 출력해보는 것이었다.DFF with synch reset and enable 을 구현할 때 실습 강의노트에 주어진 대로 코드 ... 수 있었고, 8bit로 선언했기때문에 8bit가 저장되는 것을 알 수 있었다.4-digit Seven Segment를 구현하면서 Hierarchical Modeling을 조금
    리포트 | 9페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털시스템설계실습_HW_WEEK11
    • Discussion이번 과제는 7 segment up & down counter를 구현해보고 시뮬레이션을 확인, 그리고syntheis 후에 critical path를 분석하는 것이었다. 결과는 예상대로 잘 나왔고, FSM 설계의 효율성을 알 수 있는 과제였다
    리포트 | 8페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털시스템설계실습_HW_WEEK10
    • Simulation Result결과를 보면, clk과 x가 처음 일치하는 부분은 150ns에서 이다. 순서대로 1101이 되었을 때 result가 1이 출력되는 것을 통해 1101 detector가 제대로 동작함을 알 수 있다.[Utilization and Crit..
    리포트 | 5페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털시스템설계실습_HW_WEEK6
    는 시간이었다.과제를 할 땐 4-to-1 MUX를 ifelse에 대해서만 구현했지만, 실습할 땐 case문에 대해서도 4-to-1 MUX를 다뤄보았다. 이를 통해 베릴로그로 코드
    리포트 | 6페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털시스템설계실습_HW_WEEK8
    • Simulation Result결과를 보면, din의 초기값으로 0000이 들어왔고, clk과 sin에 맞춰 1씩 shift 되다가 load가 활성화되었을 때, din=1111의 값이 병렬적으로 실행되었음을 알 수 있다. qout=1111이 된 것을 확인할 수 있고..
    리포트 | 6페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털시스템설계실습_HW_WEEK9
    수 있다.• Discussion이번 실습은 N-bit CLA Adder를 만들고 RTL schemic와 Syntheis schemic를 비교하고 각각의 n-bit cla
    리포트 | 8페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털시스템설계실습_HW_WEEK12
    A와 B가 AND 연산을 해서 결과가 나오는 것을 확인하는 것이다. A AND B는 하나도 겹치지 않으므로 Res=0이 되는 것을 알 수 있고, Res = 0이면 zero =1이 된다.이 또한 파형으로 결과가 잘 나왔음을 알 수 있다.Zero는 Res 가 모두 0일 경..
    리포트 | 11페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털통신시스템설계실습4주차
    리포트 | 6페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털통신시스템설계실습11주차
    이번 과제를 통해 OFDM 신호의 송수신을 시뮬레이션 해볼 수 있었습니다. 변조 방식은 BPSK를 이용했고, 실습에서 이용했던 코드를 기반으로 과제를 진행했습 니다. 변조된 신호
    리포트 | 5페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털통신시스템설계실습5주차
    수 있었다. 이와 같은 과정은 연속적인 신호의 진폭을 이산적인 값으로 양자화 하는 과정에 초점을 맞추는 실습이었고, 샘플링을 통해 연속적인 시간축의 신호를 이산적인 신호로 변환
    리포트 | 4페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털통신시스템설계실습6주차
    위의 그래프는 log scale과 normal scale의 이론값과 측정값을 비교한 그래프이다. 이론값은 작은 간격의 연속적인 Eb/No의 값으로 설정했기 때문에 아날로그 그래프처럼 연속적으 로 보이게 된다. 그러나, 측정값은 2dB 지점에서만 측정했기 때문에 부분적으..
    리포트 | 7페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털통신시스템설계실습7주차
    이번 실습을 통해 이전 BPSK 방식에 따라 QPSK 변조 및 복조를 구현하고 측정된 BER 과 SER 을 각각의 이론적 값과 비교하는 것을 목표로 했다. 시뮬레이션은 10000
    리포트 | 8페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털통신시스템설계실습10주차
    이번 과제를 통해서 디지털 통신 시스템에서 변조 및 복조와 채널 페이딩이 신호 전송에 미치는 영향을 볼 수 있었습니다. 코드는 실습에서 구현했던 것들을 토대로 BPSK 변조
    리포트 | 4페이지 | 2,000원 | 등록일 2023.06.11
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  • 자료 표지
    디지털통신시스템설계 12주차 실습
    • Discussions이번 시간은 Gray coding 된 QPSK 변조와 실습에서 구현했던 BPSK의 BER을 비교하는 시간이었다. 이번 과제를 통해 Gray coding
    리포트 | 8페이지 | 2,000원 | 등록일 2023.06.16
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  • 자료 표지
    디지털 시스템 설계 및 실습 업다운 카운터 설계 verilog
    각 상태에서 0에서 9까지의 수를 각각 출력하도록 설계한다. 이 실습을 통해서는 상태 천이를 위한 여러 가지 조건을 순차회로에 적용하는 방법에 대해 알아본다.2. 상태 천이도현재 ... 1. 실습목적동기식 카운터는 순차논리회로에서 예제로 가장 많이 사용된다. 일상생활에서는 10진수를 주로 사용하므로, 이 실습에서는 10진수를 2진수로 표현하는 BCD 카운터 ... 를 설계한다. BCD카운터는 0에서 9까지 카운트 하므로 앞에서 설계한 UP-Down 카운터와 마찬가지로 10개의 상태를 정의하고, 클럭의 상승 에지에서 1씩 증가하도록 한다. 그리고
    리포트 | 4페이지 | 1,000원 | 등록일 2021.03.24
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  • 자료 표지
    디지털 시스템 설계 및 실습 디멀티플렉서 설계 verilog
    디멀티플렉서 설계1. 실습 목적디멀티플렉서는 하나의 입력을 여러 개의 출력 중 하나로 전송한다. 4*1 디멀티플렉서는 하나의 입력을 4개의 출력 중 하나로 전송하며, 선택된 출력 ... 다. 따라서 이번 실습에서는 디멀티플렉서의 동작을 이해하고, Verilog 또한 VHDL이 회로로 합성되는 과정을 이해한다.2. 디멀티플렉서의 진리표S1S0Y0Y1Y2Y300I ... ; #50;S = 1; #50;S = 2; #50;S = 3; #50$finish;endendmodule5. 실습 결과 화면case문을 사용할 때에나 if~else문을 사용할 때에나 출력은 똑같다.
    리포트 | 5페이지 | 1,000원 | 등록일 2020.11.02
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  • 자료 표지
    디지털 시스템 설계 및 실습 전감산기 설계
    전감산기 설계1. 실습목적전감산기는 한 자리 이진수 뺄셈 시, 전가산기에서 더한 결과 캐리가 발생하는 것과 반대로 아랫자리에서 발생하는 빌림수를 고려해야한다. 그리고 감산한 결과 ... 와 위에서 빌린 수를 나타내야 한다. 전감산기 설계 과정을 통해 조합 논리회로를 Verilog 또는 VHDL로 설계하는 방법에 대해 공부한다. 또한 이 실습을 통해서는 if
    리포트 | 3페이지 | 1,000원 | 등록일 2020.11.02
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  • 자료 표지
    디지털 시스템 설계 및 실습 인코더 설계 verilog
    인코더 설계1. 실습 목적인코더는 2^n 개의 입력을 받아서 n개의 인코딩된 결과를 출력한다. 그러나 일반 인코더는 두 개 이상의 입력이 동시에 주어졌을 때 각각의 입력에 대한 ... 인코딩 결과를 모두 출력하므로 정확한 결과를 기대하기 어렵다. 따라서 이번 실습에서는 입력에 우선순위를 두고 우선순위가 높은 입력에 대해서만 인코딩 결과를 출력하는 우선순위 인코더 ... 를 설계한다.2. 우선순위 인코더의 진리표입력출력d0d1d2d3d4d5d6d7abcV00000000xxx0100000000001x10000000011xx1000000101xxx
    리포트 | 4페이지 | 1,000원 | 등록일 2020.11.02
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