"Logic Gate"의 검색결과 입니다.

기간
- 전체
- 3개월
- 6개월
- 1년
- 2년
- 3년
- 5년
직접입력

적용
연관순
- 연관순
- 최신순
영역
- 전체
- 제목
- 본문
- 태그
페이지 수
- 전체페이지
- 1 페이지 ~ 5 페이지
- 6 페이지 ~ 10 페이지
- 직접입력 페이지 ~ 페이지 적용
확장자
- 전체
- 한글
- PDF
- MS워드
- MS엑셀
- MS파워포인트
- 압축파일
- 기타
할인자료 보기

연관검색어

전전설 adder 논리회로 FPGA verilog HDL 4 bit Adder basic gates 기초디지털실험 논리회로설계실험 전전설2 logic 연산과 gate 인하대 vlsi

판매자 표지는 다운로드시 포함되지 않습니다.

"Logic Gate" 검색결과 541-560 / 1,003건

Digital System Design VHDL(디지털 시스템 디자인 VHDL)

90 년대 - 현재 설계 방법 Transistor Level Bottom Up Gate Level (Top Down + Bottom Up) Algorithm, Function ... Level Top Down 설계 도구 Layout Editor Schematic Editor HDL Synthesizer 설계 범위 1K Gate 이하 Gate, Counter ... Description Language)VHDL 의 등장배경 Gate Count 및 디자인의의 복잡성 증가 설계자 간의 정보 공유를 위한 표준화된 언어의 필요성 대두 Top-down 설계의 필요

Non-Ai HUMAN
| 리포트 | 53페이지 | 3,500원 | 등록일 2011.11.08

다운로드 장바구니
4Bit Ripple Carry Adder의 이론과 레이아웃

tructure)■ Some gates in SUM & CARRY cell■ TRUTH TABLE about SUM & CARRY cell2. Conception for 4 Bit ... 이 다음단의 CARRY IN 으로 연결시킴■ 4BIT ADDER LOGIC DIAGRAM■ 4BIT ADDER SIMULATION & RESULTo 입력이 0101,0010인 경우o ... LAYOUT & LOGIC BLOCK DIAGRAM■ 4BIT ADDER LAYOUT & LOGIC BLOCK DIAGRAM■ 4BIT RIPPLE CARRY PARALLEL

Non-Ai HUMAN
| 리포트 | 13페이지 | 2,000원 | 등록일 2011.07.17

다운로드 장바구니
실험3 예비보고서

실험 3. Adder & Subtractor1. 실험 목적Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해 보고 이 ... 낼 수 있다.3. 예비보고서(1) XOR gate(IC 7486)와 AND gate(7408)을 이용하여 반가산기를 구성하여 보아라.(2) 반가산기를 이용하여 전가산기를 구성하라

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,000원 | 등록일 2013.01.01

다운로드 장바구니
[논실]예비3, 200820126, 안효중, 4조

: 박성진 교수님분 반: 수 8.5~11.5학 번: 200820126성 명: 안효중< Chap.3 예비보고서 >[1] 실험 목적Logic gate를 이용해 adder(가산기)와 s ... 32, 74HC04), 저항[4] 실험 절차① 반가산기(Half adder) ? XOR gate(74HC86)와 AND gate(74HC08)를 이용해 회로도대로 구성한다. 입력 ... A, B는 전압원을 통해 공급받고 출력 S, C는 전구의 점등 여부를 통해 확인한다.② 전가산기(Full adder) - 반가산기 2개와 OR gate(74HC32)를 이용해 회로

Non-Ai HUMAN
| 리포트 | 3페이지 | 1,000원 | 등록일 2012.02.29

다운로드 장바구니
[Flowrian] 데이터 정렬 회로의 Verilog 설계 및 시뮬레이션 검증

: Primitive Logic Gate로 구조수준 설계 및 시뮬레이션 검증- 8 비트 비교기 : 구조수준 설계 및 시뮬레이션 검증- 최소/최대값 탐지 회로 : 구조수준 설계 및

Non-Ai HUMAN
| 리포트 | 23페이지 | 2,000원 | 등록일 2011.09.12

다운로드 장바구니
실험 3. 가산기와 감산기(Adder & Subtractor)

< 예비보고서 : 실험 3. 가산기와 감산기(Adder & Subtractor) >< 목 적 >Logic gates를 이용하여 가산기(adder)와 감산기(subtractor ... )를 구성하여 동작을 확인해 보고 이를 바탕으로 디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 동작 원리를 이해한다.< 질문사항 >(1) XOR gate(IC 7486 ... )와 AND gate(7408)를 이용하여 반가산기를 구성하여 보아라.입력출력x(TM1)y(TM2)CS0*************10XOR gate(IC 7486)와 AND gate

Non-Ai HUMAN
| 리포트 | 3페이지 | 2,000원 | 등록일 2012.03.11

다운로드 장바구니
반도체소개: ASICs

by the number of logic gates or the number of transistors Gate = 2-input NAND gate Four CMOS ... ASICs Standard-Cell–Based ASICs Gate-Array–Based ASICs Programmable Logic Devices Field-Programmable ... gate arraysChannelless gate arraysStructured gate arraysProgrammable Logic Devices(1)AND-OR tree with

Non-Ai HUMAN
| 리포트 | 20페이지 | 2,000원 | 등록일 2010.06.08

다운로드 장바구니
예비01_Basic Gates

번: 200920148성 명: 이슬기200920148_이슬기_예비01_Basic Gates.hwpI. 목적기본적인 각 LOGIC GATE(AND, OR, NOT, NAND, NOR ... , XOR)에 대하여 알아보고 이러한 GATE들로 구성된 LOGIC 회로에서의 BOOLEAN EQUATION과 DE MORGAN의 이론에 대하여 알아본다.II. 이론 및 유의사항 ... +C)◆ XOR gate 구성 요령NAND gate의 입력 단 두 개 모두에 같은 단을 연결하면 NOT GATE를 얻을 수 있다.◆ Pin configuration74HC0874HC

Non-Ai HUMAN
| 리포트 | 5페이지 | 2,500원 | 등록일 2010.10.19

다운로드 장바구니
영어 과학 잡지

builelligence. Elon Musk who is Tesla CEO sympathizes with a Bill Gates’s opinion. He said “creating A ... read brain and mimic the sleep mode, only 1 and 0, the basic logic of the machine, the electrical

Non-Ai HUMAN
| 리포트 | 20페이지 | 2,000원 | 등록일 2015.06.29 | 수정일 2015.10.13

다운로드 장바구니
7segment 구현

lighted when a logic is applied to the corresponding input on the display module.Design a circuit ... displayed by lighting segments 2, 3, 6, and 7.Design your circuit using only 2-, 3-, and 4-input NAND gates ... and inverters. Try to minimize the number of gates required. The variables A, B, C, and D will be

Non-Ai HUMAN
| 리포트 | 16페이지 | 4,000원 | 등록일 2010.11.06 | 수정일 2022.08.11

다운로드 장바구니
[논리회로실험]실험1예비보고서 Basic Gates

실험 목적기본적인 logic gates(AND, OR, NOT, NAND, NOR, XOR)에 대하여 알아보고 이러한 gate들로 구성된 logic 회로에서의 Boolean ... )이 게이트는 (A·B)’= A’+ B’= C 으로 Boolean equation이 표현된다. 이 게이트의 Logic diagram을 보면 AND gate앞에 작은 원이 더 추가된 것인데 ... 에 NOT gate를 연결한 것과 같은 출력이 나온다.NOR gateINPUTOUTPUTABC001010100110Logic diagram truth table(진리표)이 gate

Non-Ai HUMAN
| 리포트 | 7페이지 | 1,000원 | 등록일 2010.04.12

다운로드 장바구니
JFET 특성

- Active 영역은 증폭기로 사용되고, Saturation 영역은 Witching 작용을 하므로 Logic gate 등에 많이 이용된다.- 전력 소모가 FET에 비해 많 ... 으로는 높은 입력 임피던스를 갖는 것이다. JFET 에서는 Gate에 전압을 걸어서 트랜지스터를 통해서 흐르는 전류의 양을 제어하도록 되어 있다. 간단히 말하면, JFET은 s ... 지만 High Speed Logic에서는 Active 영역을 사용한다.? FET와 BJT의 특성비교특성구분FETBJT동작원리다수캐리어에 의해서만 동작다수 및 소수캐리어에 의해 동작소자특성

Non-Ai HUMAN
| 리포트 | 2페이지 | 1,000원 | 등록일 2011.05.20

다운로드 장바구니
전전컴설계실험2-7주차결과

-7주차 Post Lab#5-Combinational-Logic-Design(Decoder, Encoder, Mux, BCD to Excess 3)학과전자전기컴퓨터공학부학번 ... (OR), 논리부정(NOT)의 세가지 기본 회로를 조합하여 구성한 논리회로 출력이 입력에 의해 결정된다.논리 Gate로만 구성되며, Flip Flop 같은 기억소자는 포함되지 않 ... 을 사용해 JTAG으로 연결된 디바이스를 검색한다.11. 검색된 FPGA 모듈에 4:1 Mux Logic이 설계된 bit 파일을 프로그래밍한다.12. 프로그래밍이 성공하면 장비의 작동

Non-Ai HUMAN
| 리포트 | 20페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15

다운로드 장바구니
[논리회로] 디지털시계 설계 텀프로젝트 최종보고서

: at least 5Number of logic gate or logic elements : at least 153. 설계 내용 및 방향▶ 디지털시계의 구성주변에서 흔히 볼 수 있 ... 된 소자▶ 회로 구성에 사용한 소자inverter : 5개2-Input AND gate : 13개3-Input AND gate : 20개

Non-Ai HUMAN
| 리포트 | 13페이지 | 2,500원 | 등록일 2013.02.06

다운로드 장바구니
VHDL

SoC 설계의 활성화1M Gates급2. VHDL의 간단한 회로 표현 예2.1. 2 Input NAND의 표현library IEEE;use IEEE.std_logic_1164 ... std_logic_1164 탄생VHDLVerilog-HDLDoD에 의해 탄생다양한 회로 설계 표현설계 Engineer에 의해 탄생RTL 회로 설계 위주배우기 어렵지만 회로 표현 ... 1970수작업 회로 설계 -> CAD로의 변화TTL, Memory의 상용화1,000 Gates 급1980CAE의 도입, Simulator 탄생CPU의 탄생ASIC과 FPGA의 탄생

Non-Ai HUMAN
| 리포트 | 6페이지 | 1,000원 | 등록일 2010.05.11

다운로드 장바구니
#6 디지털실험 결과

)▶ Timing분석 ****가장 느린 Clk ~ Q path는 12.226ns같은 logic을 사용하였기 때문에 속도는 거의 비슷.최소클럭 주기: 12.226 * 2= 24.452 ns ... .▶ Discussionpart1과 거의 비슷하였기 때문에 실험이 어렵지 않았다.Part3.▶ 코드분석part2에서 설계한 Gated Dlatch의 조합을 이용하여 Clk에 따라 작동하는 플립플롭

Non-Ai HUMAN
| 리포트 | 4페이지 | 1,000원 | 등록일 2013.12.12 | 수정일 2014.04.22

다운로드 장바구니
논리결과-4-Multiplexer & Demultiplexer

의 내부회로를 살펴보면 한 개의 입력 값과 두 개의 선택입력 값 그리고 4개의 출력이 있는데 AND GATE와 INVERTER로 구성된 실험 2-1과는 달리 NAND GATE ... 을 갖는 4x1 멀티플렉서를 구성해 보고 동작을 확인하는 실험이었다. 예비보고서 1번에서 이미 구현했듯이, D0~D3 4개의 데이터 입력을 위해 4-input NAND Gate 4개 ... 와 4-input NAND Gate 4개의 각 출력을 입력으로 하는 4-input NAND Gate를 써서 총 5개의 4-input NAND Gate를 썼고, Enable 입력 1개

Non-Ai HUMAN
| 리포트 | 5페이지 | 1,000원 | 등록일 2012.12.23

다운로드 장바구니
OR Gate

1. Dataflow에 따른 OR Gate의 코드① HDL 코드library IEEE;use IEEE.std_logic_1164.all;entity or_gate1 isport ... (in_a , in_b : in std_logic; out_c : out std_logic);end or_gate1;architecture arch_or_dataflow of or ... .std_logic_1164.all;entity tb_or_gate1 isend entity;architecture tb of tb_or_gate1 iscomponent or

Non-Ai HUMAN
| 리포트 | 3페이지 | 1,000원 | 등록일 2009.12.06

다운로드 장바구니
실험7예비.Decoder&Encoder

동작- 입력 값에 따라 선택된 하나의 출력선이 나머지 출력선들과 반대값을 가짐.- 입력값 중 하나가 0이면 출력값이 무조건 0이 되는 AND gate 또는 입력값 중 하나가 0 ... 이 되면 출력값이 무조건 1이 되는 NAND gate로 구성.EncoderEncoding: Decoder에 반대되는 의미로 2n input(10진수)을 Binary code로 변환 ... 하는 과정을 말한다. 각 bit에 대해서 OR 연산을 통해 변환을 하게 되며 Gate에 입력되는 신호는 변환 조건에 따라 달라진다.Binary Encoder 동작그림 SEQ 그림

Non-Ai HUMAN
| 리포트 | 8페이지 | 1,000원 | 등록일 2011.06.27

다운로드 장바구니
Lab1 motor

)), IR LED diode, IR photo transistor, Some Logic ICsPreparation for ExperimentHardware CircuitDC ... decoder의 출력과 CCW인지를 구분할 수 있는 1,7,8,14 핀을 and 시킨 결과를 Excel을 이용해 표로 만들어 보았다. And gate를 nand gate로 바꾸면 1한 개 ... 에 0이 3개인 파형이 만들어 질 것이다. CCW에 펄스가 생성될 때 nand gate에 대한 CW의 출력은 항상 0이 될 것이다. 마찬가지로 CW 일 때를 나타내는 2,4,11

Non-Ai HUMAN
| 리포트 | 18페이지 | 5,000원 | 등록일 2012.08.30

다운로드 장바구니

이전10개 23 24 25 26 272829 30 31 32 다음10개

파워링크

신청하기