"AND회로"의 검색결과 입니다.

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"AND회로" 검색결과 501-520 / 15,369건

아주대 논리회로실험 실험결과7 복호기와 부호기 (Decoder & Encoder)

실험 7. 디코더와 인코더 결과보고서● 실험 결과 분석실험 1. 2단 2진 카운터 (시뮬레이션 대체)그림 2의 회로를 구성하여 그림 3에 다음의 파형을 그리시오.1) 출력 A ... 각각의 카운트 상태를 디코딩할 것이다. 그림 4의 회로를 연결하고 다음의 파형을 그림 5에 그려라.1) 출력 A의 파형2) 출력 A’의 파형3) 출력 B의 파형4) 출력 B ... 와 디코더 실험중 Decimal-to-excess 3 encoder 실험으로 우리가 일상 에서 사용하는 10진수를 회로설계와 논리회로에서 유용하게 사용하는 excess 3 code

리포트 | 9페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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아주대 논리회로실험 실험결과6 시프트레지스터와 카운터 (Shift Register & Counter)

번seL0L1L2L3L40LLDDD1DLLDD2DDLLD3DDDLD4DDDDL5DDDDDSimulationComent : 이번 실험은 7496 집적회로를 이용해 실험1-1에서 진행 ... 하였던 Parallel In/Serial Out 시프트레지스터의 동작을 확인해보는 실험이었다. 실험1에서는 7476소자(J-K F/F)을 3개(J-K는 6개)를 이용하여 회로 ... 를 구성하였지만 이번 실험에서는 7476 소자 하나만을 이용하여 회로를 구성하여서 아주 간단한 회로가 되었다. 회로 구성후 DS(9번핀)와 PE(8번핀)를 접지시킨다. 그리고 CLR

리포트 | 10페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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논리회로실험 실험6 Latch & Flip-Flop 결과보고서

7주차 결과보고서실험 6 Latch & Flip-Flop▶실험과정 및 결과◈ 실험 1 : R-S F/F구성 사진 :- 74HC00게이트 4개를 사용하여 결손도를 참고하여 회로 ... F/F (Gate 이용)구성 사진 :- 실험 1의 회로에 변화를 줘서 3-INPUT AND Gate를 이용한 J-K F/F를 설계하고 결손도에 따라 브레드보드에 회로를 설치한다. ... 하는 실험결과를 얻었다.- S-R F/F에서 R을 인버터에 통과시킨 후 S와 합친 회로라고 할 수 있다. 따라서 S-R F/F에서 S와 R이 서로 반대의 입력을 가질 때라고 생각하면 쉽

리포트 | 9페이지 | 1,000원 | 등록일 2013.09.08

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기초회로실험[결과보고서] 9 (가산기&감산기)

- 9. OP-AMP 증폭실험(가산기/감산기)실험결과(데이터) 및 분석가산기[그림 9-1] 가산증폭기 회로도(R1=1kΩ, R2=1kΩ, R3=1kΩ , R4=1kΩ , V1=5 ... [V], V2=1[V], V3=0.5[V])위 그림과 같은 가산기 회로를 구성하고 V-, V+에 각각 (-15V), 15V의 전압을 공급하였다. 그리고 R4의 값을 바꾸어 가 ... ] R4 = 2kΩ감산기[그림 9-5] 감산증폭기 회로도(R1=1kΩ, R2=1kΩ, V1=5[V], V2=3[V])위 그림과 같은 감산기 회로를 구성하고 이번에는 R2의 값을 바꾸

리포트 | 7페이지 | 1,000원 | 등록일 2013.01.15

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기초회로실험[예비보고서] 9 (가산기&감산기)

- 9. OP-AMP 증폭실험(가산기&감산기)실험 목적Op-amp 회로의 기본 동작 원리를 이론적으로 해석하고, 기본 회로의 동작을 이해한다. 이를 바탕으로 실험 회로를 꾸미 ... 수 있다.이상적인 연산증폭기에 피드백 회로가 연결되어 있는 경우 이것의 입력단자간 전압은 영(zero)이 되며 이는 단락을 의미한다. 하지만 이는 실제적인 단락의 의미를 갖는 것 ... 가산기 회로는 2개 이상의 입력 신호의 크기를 합하거나 또는 비례한 값을 출력한다. 위 그림은 3개 입력이 반전 입력단자에 연결되어 있다. 세 단자를 통해 흐르는 전류의 합은 R4

리포트 | 6페이지 | 1,000원 | 등록일 2013.01.15

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[논리회로실험] Mux and Demux (예비)

회로도의 AND gate, OR gate와 Inverter를 결선하여 2x1 Mux를 설계해 보시오.※ 도움말 : AND 게이트와 OR 게이트의 bit mask 기능은 다음과 같 ... , 74HC139 1개3. 실험관련 이론1) 3상태 버퍼(3Stated Buffer)지금까지 논리회로는 출력으로 반드시 "1"또는 "0" 이외에는 "하이 임피던스"나 "플로팅 ... X1 멀티플렉서를 74HC20과 74HC04를 이용하여 다음 회로와 같이 구성한다. 여기서, E가 enable 입력이고 S0, S1은 선택입력, 그리고 D0~D3이 4개의 데이터

리포트 | 10페이지 | 1,500원 | 등록일 2009.03.20

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아주대 논리회로실험 래치와 플립플롭 , Decoder &Encoder결과보고서

논리회로실험 결과보고서실험5. Decoder & Encoder실험 1) 2*4 디코더AND, NOT gate를 사용해서 2*4 디코더회로구성실험 1 결과값입력출력ABD0D1D2D ... 30*************0010110001실험 1은 2X4 디코더를 AND, NOT gate를 사용해서 만드는 실험이었다. 2X4 디코더라는 것이 2비트의 2진수를 4개의 서로 ... truth table을 얻었다.실험 2) 8 X 3 Priority Encoder74HC148 칩을 이용하여 8 X 3 Priority Encoder 회로를 구성실험 2 결과값

리포트 | 7페이지 | 1,000원 | 등록일 2013.11.29

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[논리회로실험] Mux and Demux (결과)

, 74HC139 1개3. 실험방법 및 결과(1) 실험1 멀티플렉서1) Enable 입력을 갖는 4X1 멀티플렉서를 74HC20과 74HC04를 이용하여 다음 회로와 같이 구성 ... 하여 다음 회로를 구성한다.4) 다음 표와 같이 입력을 가한 뒤에 출력 Y를 측정하여 기록하라. 선택입력 값에 따라 멀티플렉싱 기능이 이루어 지는지 확인하라. 또한 (2)의 결과와 같 ... 하여 다음 회로와 같이 구성한다. 데이터 입력 D는 enable 입력의 역할도 동시에 함을 주목한다.2) 다음 표와 같이 입력을 가한 뒤에 출력 Y3, Y2, Y1, Y0를 측정

리포트 | 6페이지 | 1,500원 | 등록일 2009.03.20

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서강대 고급전자회로 실험 - 실험 9. Demodulation & Music Synthesis - 예비보고서

고급전자회로 실험 예비 보고서실험 10. Demodulation & Music Synthesis분반학번이름조학번이름1. 아래의 Matlab function을 조사하시오 ... 는 (NFFT+1)/2이 되고 interval은 [0,Pi)이 됨. 옵션으로 Fs가 명시되면 interval은 짝수, 홀수 NFFT 길이에 대해서 각각 [0,Fs/2) and [0,Fs ... 는 interval (-Pi, Pi)에서 계산됨. Fs가 명시되면 interval은 짝수 홀수에 대해서 각각 (-Fs/2, Fs/2] and (-Fs/2, Fs/2)가 됨.WINDOW

리포트 | 5페이지 | 1,500원 | 등록일 2015.06.18 | 수정일 2015.10.09

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전자회로 pn 다이오드 + ispice 연습문제 결과 electronic devices and circuit

전자회로 pn다이오드? P형 반도체와 N형 반도체, PN접합.? P형 반도체 : 정공(전자가 빠진 자리)이 전자보다 많은 반도체? N형 반도체 : 정공보다 전자가 더 많은 반도체 ... 로 가정한다. 즉, 해석을 위해서 다이오드에 의미있는 순방향 바이어스 전류가 흐를 때, 회로내 다이오드는 0.7V나 0.3V의 전압원으로 대치할 수 있다.(다이오드는 에너지를 저장하지 ... 않고, 실제 전압원과 같이 전류를 만들 수도 없으나, 순방향으로 바이어스된 다이오드가 포함된 나머지 회로에서의 전압과 전류는 다이오드가 전압원으로 대치되었을 때와 정확히 동일

리포트 | 16페이지 | 3,000원 | 등록일 2013.06.07 | 수정일 2014.12.01

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서강대 고급전자회로 실험 - 실험 10 . Demodulation & Music Synthesis - 결과보고서

고급전자회로 실험 결과 보고서실험 10. Demodulation & music synthesis분반학번이름조학번이름시작종료실험시작/종료시간 기재(통계 목적임)결과 보고서실험 1

리포트 | 25페이지 | 2,000원 | 등록일 2015.06.18 | 수정일 2015.06.22

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[A+ 결과보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

결과 확인(위부터 S,Co)A00010111B00101011Ci01001101S01110001Co00001111- XOR게이트와 AND게이트를 이용하여 반가산기를 구성하고, 두 반 ... 는 결과값이 일치하였다. 사실 이 실험은 어떠한 양을 측정하는 실험이 아니고 단순히 회로도에 입력을 가했을 때, 생기는 결과가 명확히 정해져 있는 실험이므로, 실험값이 예비보고서 ... 와 이론적인 결과값이 같을 경우에는 실험진행시 회로를 올바르게 구성했다는 것 밖에 분석할 수 없는것같다.●감산기(Subtractor) 실험결과3)반감산기 구성 및 결과 확인(위부터 D

리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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[A+ 예비보고서] 아주대 논리회로실험 실험3 '가산기& 감산기'

하게 설명하자면 세 비트의 덧셈을 수행하는 조합 회로를 전가산기(full adder: FA)라 하고, 캐리를 고려하지 않고 두 비트만을 더하는 조합 회로를 반가산기(half adder ... 에 더함으로써 구할 수 있다. 이 방법에 의하면 뺄셈은 전가산기를 사용하는 덧셈이 된다. 그러나, 뺄셈을 직접 수행하는 논리 회로를 구성하여 뺄셈을 할 수도 있다. 이번 실험에서는 전 ... 하여 바로 이전 위치의 비트 계산에 빌려 준 받아내림(borrow) 값을 포함하여 두 비트들의 뺄셈을 수행하는 조합 회로이다. 전감산기는 전가산기와 마찬가지로 3개의 입력과 2개

리포트 | 5페이지 | 1,000원 | 등록일 2015.03.27

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아주대 논리회로실험 실험예비5 래치와 플립플롭(Latch & Flip-Flop)

실험 5. 래치와 플립플롭(Latch & Flip-Flop) 예비보고서● 이론(1) Flip-flop(이하 F/F) : 두 가지의 안정 상태를 갖는 소자로서 외부로부터 신호 ... 한 특성으로 F/F는 순차회로(sequential circuit) 구성의 기본 요소가 된다.- F/F의 종류 : R-S(Reset-Set), D(Data), T(Toggle), J-K ... F/F 등이 있다.(2) R-S F/F (R-S Latch with Enable)다음의 R-S F/F은 NAND 게이트로 만든 플립플롭 회로이다. 이 회로는 R-S latch

리포트 | 7페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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중앙대 [전기회로 설계 및 실습] 06.계측장비 및 교류전원의 접지상태의 측정방법설계 (예비 & 결과)

ampling회로, digitizing회로 등으로 구성된다. 화면 표시 방법은 내부의 전자총이 전자를 연속적으로 발사하여 발사된 전자들이 고전압에 의해 가속되고 화면 안쪽면에 형광막

리포트 | 2,000원 | 등록일 2016.12.21

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AND OR NOT Ex OR 및 등가회로

반: 월요일 오후 1시 반학번: 2006040251이름: 강민우조: 1조1. 실험 제목: AND, OR , NOT, Ex-OR 및 등가 회로2. 실험 목적: (1) AND, OR ... , 전류로 보아 순수하게 기계적인 계를 전기회로 비슷하게 꾸민 것도 등가회로라 한다.4. 실험 방법:① AND 기능확인 회로를 연결한다.② 전원을 켜서 스위치를 조작하여 결과표 ... 한다.⑨ 전원이 꺼진 상태에서 AND와 NOT을 이용한 NAND 등가회로를 연결한다.⑩ 전원을 켜고 스위치를 조작하여 결과표를 작성한다.⑪ 전원이 꺼진 상태에서 NOT 등가회로,OR 등가회로, AND 등가회로를 연결한다.

리포트 | 6페이지 | 1,000원 | 등록일 2009.10.31

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아주대 논리회로실험 실험결과5 래치와 플립플롭(Latch & Flip-Flop)

이 (1,1)이면 Q와Q'값이 모두1이 나와 Undefined 값이 되어버림을 예상 할 수 있었다. 그런데 Truth table을 보면 알 수 있듯이 우리는 실험에서 회로를 NOR ... 입력단자에 동시에 1 이 인가될 때 출력 값이 한 클록 후의 값의 보수로 바뀌는 기능을 수행하도록 회로를 설계한 F/F이 다. 이러한 이론상 결과값을 예측하면서 실험을 진행 하 ... 이 잘 됬다고 볼 수 있었다. 그리고 이 실험에는 클락의 개념이 들어가 있지 않아 회로 구성도 간단하고 이해도 쉬워 짧은시간에 실험을 마무리 할 수 있었다.그리고 실험2 에서는 클락

리포트 | 5페이지 | 1,500원 | 등록일 2014.10.04 | 수정일 2017.08.03

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[Flowrian] 멀티플렉서 & 디멀티플렉서 회로의 Verilog 설계 및 시뮬레이션 검증

언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.1. 멀티플렉서 & 디멀티플렉서 회로의 사양2. Behavior 형식 멀티플렉서 회로의 Verilog ... 설계 및 검증3. Structure 형식 멀티플렉서 회로의 Verilog 설계 및 검증4. Behavior 형식 디멀티플렉서 회로의 Verilog 설계 및 검증5 ... . Structure 형식 디멀티플렉서 회로의 Verilog 설계 및 검증6. 멀티플렉서/디멀티플렉서 테스트 회로의 Verilog 설계 및 검증

리포트 | 21페이지 | 1,000원 | 등록일 2011.12.08

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04.프리.RC & RL & RLC 회로분석

1. 실험 목적: RC, RLC 회로의 과도특성을 실험하고 이론적인 결과와 비교해본다.2. 배경 지식① First-order circuit 계산방법Step1.의 꼴이 답이라 가정 ... 정리를 이용하여를 구하고 capacitor 회로에는, inductor 회로에서는를 적용시킨다.Step6. step 3,4,5를 이용하여를 구해낸다. 즉,가 된다.② Second ... -order circuit 계산방법Step1.미분방정식을 회로에 맞게 새운다.Step2.Characteristic 방정식을 새운다.,는 Damping ratio 이고

리포트 | 5페이지 | 1,000원 | 등록일 2007.10.15 | 수정일 2017.02.17

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논리회로실험 - 제 1장 기본 논리 게이트 (AND, OR, NOT) 결과 보고서

하는지 확인하는 실험이다.2. Design(1)어떠한 회로를 설계할 것인가(1)AND gate2개 이상의 입력 단자 모두에 입력이 있었을 때(모든 입력이 "1"일때)만 출력 단자에 "1 ... "이 나오는 회로를 말한다. AND gate의 진리표와 기호는 다음과 같다.2)OR gate2개 이상의 입력 단자와 1개의 출력 단자를 가지며, 적어도 1개의 입력 단자에 입력 1이 ... 다. XOR gate의 진리표와 기호는 다음과 같다.(2)어떻게 이 회로를 구성할 것인가1) VHDL 코드를 구성하는 기본 설정(1)기본 설정AND, OR, XOR 게이트를 한

리포트 | 8페이지 | 1,000원 | 등록일 2014.08.15

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