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verilog 엘리베이터
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"verilog elevator" 검색결과 21-27 / 27건

  • 자료 표지
    [VHDL]엘리베이터 설계
    1 iscomponent elevator port ( --엘리베이터와 연결하기위한 컴포넌트 생성 ... _ground1,sw_ground2,sw_ground3 : in std_logic; --엘리베이터 내부버튼base_up2,base_up1,ground_up1,ground_up2 : in s
    리포트 | 11페이지 | 3,500원 | 등록일 2011.07.11
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  • 자료 표지
    Verilog HDL을 이용한 Memory 설계
    Verilog HDL을 이용한 Memory 설계
    리포트 | 3페이지 | 1,000원 | 등록일 2010.05.26
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  • 자료 표지
    엘레베이터 제어기 vhdl로 구현 단일 엘리베이터
    1. 실습주제-계절학기동안 배운 논리회로를 기반으로 HDL언어를 사용하여 우리 주변에 쓰이는 단일엘리베어터 제어기를 설계해본다. 기존 엘리베이터 제어기에없는장애물감지, 정원초과 ... , 재난 발생, 엘리베이터 고속이동 구현에 중점을 두고 엘리베이터제어기를 구현2.엘리베이터 동작절차분석-엘리베이터 제어기를 만들기전에 엘리베이터가 어떻게 구동하는지 순서를 알아 본다 ... .-동작 순서에 관해 내용 조사를 하던중 매우 좋은 내용이 있어서 그것을 활용하기로 했다. 단, 거기에 그치지 않고 재난관리 부분을 추가했다.《 엘리베이터 동작 절차 》엘리베이터
    리포트 | 17페이지 | 1,500원 | 등록일 2008.02.26
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  • 자료 표지
    VHDL로 만든 엘레베이터 컨트롤러 소스 입니다.
    VHDL을 이용하여 만든 엘레베이터 컨트롤러 소스 입니다.스테이트 머신을 이용하여 만들었습니다.최대 4층까지 움직일수 있도록 디자인 되었습니다.
    리포트 | 12페이지 | 5,000원 | 등록일 2008.03.30 | 수정일 2021.06.28
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  • 자료 표지
    Elevator 설계
    _logic_unsigned.all ;entity elevator isport (clk: in std_logic;bt_updn : in std_logic_vector (7 downto ... _floor : out std_logic_vector(6 downto 0));end elevator;architecture behavior of elevator issignal ... signal fifth_down : std_logic; -- 5층 내려가는 스위치signal floor : std_logic_vector (4 downto 0); -- 엘레베이터
    리포트 | 17페이지 | 10,000원 | 등록일 2009.05.27
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  • 자료 표지
    verilog hdl을 이용한 fsm(final state machine)
    *block diagram-1bit의 입력 x를 받아 1bit의 out으로 출력, rst이 1인 경우 초기화-1010이 연속적으로 들어온 경우 1을 출력, 그 외의 경우 0을 출력.-clk에 맞추어 동작함.*state diagram(앞의 숫자는 입력 값 ,뒤의 숫자는 ..
    리포트 | 4페이지 | 3,000원 | 등록일 2005.01.13
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  • 자료 표지
    [VHDL dataflow] VHDL 엘리베이터 elevator
    ProjectElevator Design with VHDL과 목 명:VHDL학 과:정보통신 공학부제 출 일:2004년 6월 26일 (토)담당교수:이완연1. 제 목Elevator
    리포트 | 13페이지 | 2,500원 | 등록일 2004.06.26
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