• AI글쓰기 2.1 업데이트
  • 통합검색(649)
  • 리포트(641)
  • 시험자료(6)
  • 자기소개서(2)
  • 기간
  • 연관순
  • 영역
  • 페이지 수
  • 확장자
  • 할인자료 보기

연관검색어

전자회로 전자회로설계실습 amplifier 전자회로실험 bjt amplifier common emitter amplifier CS amplifier 신호발생기 예비 시립대 마이크로
판매자 표지는 다운로드시 포함되지 않습니다.

"simulation 파형" 검색결과 341-360 / 649건

  • 자료 표지
    전전컴설계실험1-5주차예비
    을 function generator에 인가하는 방법 및 각 저항에 걸리는 전압과 그 파형을 oscilloscope로 측정하고 P-Spice로 simulate한 값과 비교/분석할 것이다.(2 ... -Oscilloscope(오실로스코프)-Breadboard(만능실험기판)-Pspice(circuit simulation S/W)-각종 저항(3)Matters that require ... attentionsP-spice를 이용해 회로를 simulate하기 위해 주어진 회로를 그대로 만들어서 simulate를 수행하면 error message가 나오며 simulate되지 않는데 그
    Non-Ai HUMAN
    | 리포트 | 16페이지 | 1,500원 | 등록일 2014.03.28 | 수정일 2014.04.15
    다운로드 장바구니
  • 자료 표지
    전자회로실험 예비 - 7. MOSFET 기본 특성 I
    . 예비 실험 (Pspice-simulation)1) 외부 커패시터의 risetime 측정을 통한 커패시턴스 계산과 같이 RC 회로를 구성하며, 주파수 발생기의 주파수는 10kHz ... 의 CH1을 연결하고 네모파(square wave)를 전압 0-5V, 주파수 5kHz로 입력한다. VOUT에는 스코프의 CH2를 연결한다.출력파형이 10%~90%로 변하는 rise ... , 0-5V, 네모파(square wave)로 만든다.한 주기에 대해 VIN, VOUT을 그린다.Vout이 10%~90%로 변하는 시간 tR을 계산한다. 또한 90%~10%로 변하
    Non-Ai HUMAN
    | 리포트 | 8페이지 | 1,000원 | 등록일 2015.04.20
    다운로드 장바구니
  • 자료 표지
    쌍극성 스위치 설계, 정밀반파정류회로, 진폭 변복조 회로 설계
    거나 즉, short circuit인지 open circuit인지 결정 되어 진다.커패시터는 충 방전 효과를 이용해서 출력된 파형의 잡음을 잡아주는 역할을 하고, MOS SW 출력 앞단 ... 는 발생하게 되는데 오차의 원인을 분석하자면 첫째, 저항의 내부에 지니고 있는 오차 범위이다. simulation을 이용하여 얻은 결과물은 정확한 수치의 저항소자로 계산을 한다 ... . 하지만 실제 사용하는 저항소자는 각 각 저항마다 ±5%의 오차를 지니고 있기 때문에 오차가 생길 수 있다.둘째, 입력 수치의 차이이다. simulation에서는 MOS SW에 정확
    Non-Ai HUMAN
    | 리포트 | 30페이지 | 1,000원 | 등록일 2014.02.02
    다운로드 장바구니
  • 자료 표지
    전자회로실험 ) FET특성 및 증폭기 결과보고서
    } ),v _{d}를 측정하라.3.1.v _{IN}측정v _{s}가 5KHz 주파수를 가진 0.1V의 sin파형이기 때문에v _{IN}을v _{s}라고 생각하시면 됩니다 그래서v ... 을 확인 할수 있었습니다. 실제로 simulation과 비교를 해도 비슷하게 측정되는 것을 확인 할 수 있었습니다.3.2.v(R _{S} )측정CS FET증폭기의 소스 부분을 보 ... 실제로 측정해보니 simulation과 비교를 했을 때 약 5mV의 오차가 났으며 이를 통해서 실제로 측정을 했을 때는 그래도 약간의 전류가 흐르기 때문에 작은 전압값이 측정
    Non-Ai HUMAN
    | 리포트 | 9페이지 | 1,000원 | 등록일 2016.01.12
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)8주차예비
    bench를 구현한다.나. 시뮬레이션Functional simulation디바이스 고려 없이 설계한 Design File의 기능만으로 검증하는 시뮬레이션으로 결과 파형에 delay ... time의 요소가 없다.timing simulation하드웨어적인 요소가 반영된 시뮬레이션으로 target 디바이스와 핀 설정, 내부 Logic Cell 배치에 따라 delay ... PreliminaryReport주 제: Lab#08 Application_Design_Ⅰ@ 7-segment and Piezo_Control지도교수 : 신 창 환 교수님실험조교
    Non-Ai HUMAN
    | 리포트 | 26페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 자료 표지
    9조 pre 8주 p-mos(CMOS Inverter)
    gate)을 한다는 것을 알 수 있었다. Pspice simulation을 통해 DC sweep한 모습 [1-3] 입력 VI에 0V↔5V의 펄스 파형을 인가하였을 때 출력 VO를 구할 ... 서 5V를 ‘1’신호, 0V를 ‘0’신호 라고 가정하면, inverter의 역할을 정확히 수행하고 있는 것을 확인 할 수 있다. (C= 100p)로 했을 때의 simulation ... 결과 Capacitor를 좀더 큰 것을 사용해서 simulation을 해본 결과 왼쪽 그림과 같이 가운데에 연결되어 있는 CL이 충전과 방전을 번갈아 가면서 하고, 이를 통해 전류
    Non-Ai HUMAN
    | 리포트 | 8페이지 | 2,000원 | 등록일 2014.03.06 | 수정일 2025.04.11
    다운로드 장바구니
  • 자료 표지
    Interpolation & Decimation
    는 512points의 double형을 갖는 real신호입니다.Simulation1의 Command창 실행화면simulation1 프로그램을 실행시킬 경우, 위와 같이 해당 단계 ... 를 시간측면에서 convolution한 결과와 같지는 않았지만 유사하다는 것도 볼 수 있었다.2.Simulation2Simulation2의 Command창 실행화면simulation2 ... 만큼 Decimation을 하기 전에 M주기에 해당하는 값 이외에는 모두 0으로 채워지도록 해서 sampling된 x_p[n]의 함수를 얻었다. sampling 과정 중에 파형이 부자연스러워지
    Non-Ai HUMAN
    | 리포트 | 35페이지 | 2,500원 | 등록일 2013.10.28
    다운로드 장바구니
  • 자료 표지
    전자회로실험 예비 - 10. MOSFET 공통 소스 증폭기 (CS)
    변하는 것을 의미 한다.다. 예비실험1) 에서 Vin에 0V부터 5V까지 DC sweep을 주어 Vout의 출력 파형을 Pspice로 Simulation 하시오.(R _{D} =1k ... 는다.(simulation으로 구한 이득 A _{V})DELTA V _{i`n} =40mVDELTA V _{out} =0.1645VA _{V} = {DELTA V _{out}} over ... OMEGA ,`V _{DD} =5V)< 회로도 >< CD4007 LEVEL1 W/L = 35 입력-출력 전압 그래프 >위 파형은 BJT를 배울 때 많이 본 그래프 이다. 우선 문
    Non-Ai HUMAN
    | 리포트 | 10페이지 | 1,000원 | 등록일 2015.04.20
    다운로드 장바구니
  • 자료 표지
    아주대학교 아날로그 ic 설계2
    에서는 1.359V의 값으로 출력되었다.C. 입출력 파형을 plot하고, 전압 이득을 구하시오. (Transient simulation).위 그래프는 입력/ 출력 그래프를 한 화면 ... 에확인하고, 출력 common mode level을 확인하시오. (DC simulation)=>이 회로는 A번의 회로에 Common mode FeedBack 회로를 추가적으로 달 ... 하고, 전압 이득을 구하시오. (AC simulation). (dB scale)전압이득은 dominant pole을 지나기전에 평행한 부분으로 cursor을 통해 확인해본결과 100
    Non-Ai HUMAN
    | 리포트 | 10페이지 | 8,000원 | 등록일 2014.11.30 | 수정일 2016.11.18
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)5주차예비
    한 Design File의 기능만으로 검증하는 시뮬레이션으로 결과 파형에 delay time의 요소가 없다.timing simulation하드웨어적인 요소가 반영된 시뮬레이션으로 target ... bench 생성다음과 같이 test fixture를 이용하여 test bench를 구현한다.나. 시뮬레이션Functional simulation디바이스 고려 없이 설계 ... PreliminaryReport주 제: Lab#05 Combinational_Logic_Design_Ⅱ@ Decoder, Encoder and Mux지도교수 : 신 창 환 교수님
    Non-Ai HUMAN
    | 리포트 | 13페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 판매자 표지 자료 표지
    1 접합다이오드의특성 예비
    breakdown현상(역방향 바이어스에서 일정 이상에 전압이 걸리면 역전류가 흐르는 현상) 을 이용하여 정전압을 얻을 수 있다.◈ Pspice simulation우선, 양해의 말씀을 드립니다 ... 있고 다른 유용한 파형으로 바꿀 수 있다.◈ 실험 결론1-반도체의 성질과 특성반도체공학 강의 시간에 배운 것들을 기초로 기술해보겠다. 일단, 반도체란 전도전도도에 따라 도체와 부도
    Non-Ai HUMAN
    | 리포트 | 5페이지 | 1,000원 | 등록일 2017.10.06
    다운로드 장바구니
  • 자료 표지
    RC 저역통과필터에 등가인 이산신호 저역필터의 설계
    -3dB지점 = 0.707배)로 구할 수 있다.즉, 4.8kHz가 차단주파수이며 위 simulation에서 4.8kHz 부근이 ?3dB지점이므로 LPF의 차단주파수가 입증된다고 볼 수 ... 이 나타남: MATLAB simulation의 ?3dB 지점을 표시하였을 때 주파수는 3.03×10^4Hz 이며 이는 1/RC 과 같다. 이는 저역통과필터의 cut-off 주파수는 0 ... 가 4.8KHz): 위 simulation은 RC회로와 등가인 이산신호로, 푸리에변환 되어 연속신호로 나타난 것이다. 시스템 임펄스 응답의 가로축이 normalized
    Non-Ai HUMAN
    | 리포트 | 10페이지 | 1,500원 | 등록일 2013.02.06
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)9주차결과
    하는 시뮬레이션으로 결과 파형에 delay time의 요소가 없다.timing simulation하드웨어적인 요소가 반영된 시뮬레이션으로 target 디바이스와 핀 설정, 내부 ... test fixture를 이용하여 test bench를 구현한다.나. 시뮬레이션Functional simulation디바이스 고려 없이 설계한 Design File의 기능만으로 검증 ... PostReport주 제: Lab#09 Application_Design_Ⅱ@ Text-LCD Control.지도교수 : 신 창 환 교수님실험조교 : 이 영 택실 험 일
    Non-Ai HUMAN
    | 리포트 | 23페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)7주차결과
    imulation디바이스 고려 없이 설계한 Design File의 기능만으로 검증하는 시뮬레이션으로 결과 파형에 delay time의 요소가 없다.timing simulation ... PostReport주 제: Lab#07 Sequential_Logic_Design_Ⅱ@ Flip-Flop, Register and SIPO지도교수 : 신 창 환 교수님실험조교 ... for this Lab)가. 스테이트 머신외부의 입력과 시스템 clock에 의해서 state가 바뀌게 되고 state에 의존하여 출력값이 결정되는 회로를 의미한다.나. State
    Non-Ai HUMAN
    | 리포트 | 18페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 자료 표지
    9조 pre 1주 low pass filter
    Filter(RC회로 중 1개)라고 한다. simulation 결과 위와 같은 RC회로에 대해서 계단파 입력 VIN(t)가 인가되었을 때, ω-3dB=1M 가 되는 회로의 조건 ... imulation 결과 위와 같은 RC 회로에 대해서 H(s)=VOUT(s)/VIN(s) 전달 함수를 구하시오. Vout = Vin x = Vin x 이므로 H(s) = Vout ... , 출력 신호의 식 및 파형을 구하시오. (파형을 위해서 PSPICE, MATLAB, C, Excel, ...등의 프로그램을 사용하시오) 최고 값보다 3dB이 떨어지는 부분의 주파수
    Non-Ai HUMAN
    | 리포트 | 13페이지 | 2,000원 | 등록일 2014.03.06 | 수정일 2025.04.11
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)8주차결과
    File의 기능만으로 검증하는 시뮬레이션으로 결과 파형에 delay time의 요소가 없다.timing simulation하드웨어적인 요소가 반영된 시뮬레이션으로 target ... bench 생성다음과 같이 test fixture를 이용하여 test bench를 구현한다.나. 시뮬레이션Functional simulation디바이스 고려 없이 설계한 Design ... PostReport주 제: Lab#08 Application_Design_Ⅰ@ 7-segment and Piezo_Control지도교수 : 신 창 환 교수님실험조교 : 이 영 택
    Non-Ai HUMAN
    | 리포트 | 24페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 자료 표지
    Lab#02 [HBE-ComboⅡ-SE] board [Xilinx Spartan3] FPGA chip [ISE] digital design tool
    & MethodMaterials-FPGA(Filed Programmable Gate Array)-XC3S200-Xilinx ISE.-ISim (simulator)-XST (Synthesis tool ... Post-Lab ReportLab#02[HBE-ComboⅡ-SE] board[Xilinx Spartan3] FPGA chip[ISE] digital design tool담당 교수 ... ) Symbol 생성symbol 탭에서 선택하고자하는 심볼을 선택 후 생성한다.(3)아이콘 바를 이용하여 Wire를 추가한다.(4)노드를 마우스를 이용하여 연결한다.(1
    Non-Ai HUMAN
    | 리포트 | 18페이지 | 1,500원 | 등록일 2016.09.11
    다운로드 장바구니
  • 자료 표지
    MultiSim 을 이용한 회로 모의 실험 보고서
    .절점의생성회로 시뮬레이션회로를 시뮬레이션 하기 위해서는 툴바의 [Run]->[Stop simulation]버튼을 클릭하거나 단축키인 F5를 클릭하면 된다. 또 다른 방법은 상단 ... A 갖고있는데, Commom단자는 신호 파형을 기준 레벨을 제공한다.signal optionsFrequency (1Hz~999MHz) : 주파수 세팅Duty Cycle(1%~99 ... /하강2채널 오실로스코프2채널 오실로스코프는 2개의 채널을 이용하여 시간에 따른 신호의 파형을 실시간으로 관찰할수있다.1)Timebase 설정2)채널 설정3)트리거(Trigger
    Non-Ai HUMAN
    | 리포트 | 23페이지 | 2,500원 | 등록일 2015.06.06
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)7주차예비
    . 시뮬레이션Functional simulation디바이스 고려 없이 설계한 Design File의 기능만으로 검증하는 시뮬레이션으로 결과 파형에 delay time의 요소가 없 ... 다.timing simulation하드웨어적인 요소가 반영된 시뮬레이션으로 target 디바이스와 핀 설정, 내부 Logic Cell 배치에 따라 delay Time의 결과가 달라진다. 즉 ... PreliminaryReport주 제: Lab#07 Sequential_Logic_Design_Ⅱ@ Flip-Flop, Register and SIPO지도교수 : 신 창 환 교
    Non-Ai HUMAN
    | 리포트 | 17페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 판매자 표지 자료 표지
    전자전기컴퓨터설계실험2(전전설2)5주차결과
    의 기능만으로 검증하는 시뮬레이션으로 결과 파형에 delay time의 요소가 없다.timing simulation하드웨어적인 요소가 반영된 시뮬레이션으로 target 디바이스 ... 생성다음과 같이 test fixture를 이용하여 test bench를 구현한다.나. 시뮬레이션Functional simulation디바이스 고려 없이 설계한 Design File ... ‘PostReport주 제: Lab#05 Combinational_Logic_Design_Ⅱ@ Decoder, Encoder and Mux지도교수 : 신 창 환 교수님실험조교
    Non-Ai HUMAN
    | 리포트 | 20페이지 | 1,500원 | 등록일 2016.01.14 | 수정일 2017.02.10
    다운로드 장바구니
  • 전문가요청 배너
해캠 AI 챗봇과 대화하기
챗봇으로 간편하게 상담해보세요.
2025년 11월 29일 토요일
AI 챗봇
안녕하세요. 해피캠퍼스 AI 챗봇입니다. 무엇이 궁금하신가요?
4:52 오전
문서 초안을 생성해주는 EasyAI
안녕하세요 해피캠퍼스의 20년의 운영 노하우를 이용하여 당신만의 초안을 만들어주는 EasyAI 입니다.
저는 아래와 같이 작업을 도와드립니다.
- 주제만 입력하면 AI가 방대한 정보를 재가공하여, 최적의 목차와 내용을 자동으로 만들어 드립니다.
- 장문의 콘텐츠를 쉽고 빠르게 작성해 드립니다.
- 스토어에서 무료 이용권를 계정별로 1회 발급 받을 수 있습니다. 지금 바로 체험해 보세요!
이런 주제들을 입력해 보세요.
- 유아에게 적합한 문학작품의 기준과 특성
- 한국인의 가치관 중에서 정신적 가치관을 이루는 것들을 문화적 문법으로 정리하고, 현대한국사회에서 일어나는 사건과 사고를 비교하여 자신의 의견으로 기술하세요
- 작별인사 독후감
“EasyAI 가 작성한 문서 초안은 완벽하지 않을 수 있습니다"
EasyAI 이동하기