시립대 전전설2 A+ 7주차 예비레포트

소개

Lab-07 Finite State Machine
7주차 예비레포트에 대한 내용입니다.

목차

1. 서론
1.1. 실험 목적
1.2. 배경이론 및 개념

2. 사전 조사

3. In-Lab 실험 내용 및 예상 결과
3.1. 실험 내용
3.2. 예상 결과

4. 참고 문헌

본문내용

1. 서론
1.1. 실험 목적
 Verilog HDL 언어를 사용하여 Sequential Logic을 설계 및 실험
 Finite State Machine 등 설계 실습
 Mealy machine과 Moore machine 설계방법을 학습
 설계한 로직을 시뮬레이션하기 위한 테스트 벤치를 작성하고 장비로 동작 실험

1.2. 배경이론 및 개념
1) Finite State Machine (FSM)
 FSM은 정해진 개수의 상태를 가지고, 상태의 천이를 통해 출력을 생성하는 회로로서, 디지털 시스템 제어회로에 폭 넓게 사용
 세 가지 블록으로 구성
 다음 상태를 결정하는 조합회로 블록
 현재 상태를 저장하는 순차회로 블록
 출력값을 결정하는 조합회로 블록
 두 가지 Type
 Moore machine: 출력이 현재 상태로만 결정
 Mealy machine: 출력이 현재 상태와 현재 입력에 의해서 결정

2) Moore Machine
 ‘다음 상태’는 ‘현재 상태’와 ‘입력’에 의하여 결정됨
 ‘출력’은 ‘현재 상태’로만 결정됨

 Example
 입력: 0, 1
 출력: 0, 1
 상태: s0, s1, s2, s3

3) Mealy Machine
 Moore 머신과 마찬가지로 ‘다음 상태’는 ‘현재 상태’와 ‘입력’에 의하여 결정됨
 그러나 ‘출력’은 ‘현재 상태’와 ‘입력’에 따라 결정됨
 Example
 입력: 0, 1
 출력: 0, 1
 상태: s0, s1, s2, s3

4) Moore vs Mealy
 Moore 머신이 개념적으로 더 간단하므로 디자인 에러 확률이 적음.
 Moore 머신은 출력이 비동기적으로 들어오는 input에 영향받지 않으므로 출력이 clock에 완전히 동기화됨.
 Mealy 머신은 state의 수가 Moore 머신보다 적게 디자인이 가능한 경우가 많음. 시스템의 하드웨어 구현에서 state는 플립플롭 같은 기억소자

참고자료

· 전자전기컴퓨터설계실험II 강의 교안(Lab-07 Finite State Machine)
· 전자전기컴퓨터설계실험II 강의 교안(HBE Combo II-DLD)
· 전자전기컴퓨터설계실험II 강의 교안(Verilog-HDL 문법)