VHDL 실습 (D-FF, JK-FF, 8-bit counter) 예비

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목차

1. D 플립플롭
2. JK 플립플롭
3. 8bit-Counter

본문내용

가. D 플립플롭
D 플립플롭은 입력 데이터를 출력에 단순히 전달하는 플립플롭으로 중요한 기능은 클럭 펄스 CP에 따라 동기 되어 전달된다는 점이다. 즉 입력 데이터를 변경하더라도 출력은 바로 바뀌지 않으며 CP가 ‘H'가 되는 시점에 변경된다. D 플립플롭의 구성은 그림 4-4(a)와 같다.

D 플립플롭을 나타내는 회로로서 앞 절의 클럭 동기 RS 플립플롭과 유사한 구조를 가지고 있다. 차이점으로는 두 개의 입력 R과 S가 하나의 입력 D로 바뀐 것으로 입력 D가 클럭 동기 RS 플립플롭의 입력에 S에 그대로 연결되고 입력 R에는 입력 D가 NOT 게이트를 거쳐 연결되는 것이다. 이렇게 구성된 회로의 동작은 다음과 같다.

나. JK 플립플롭
JK 플립플롭은 RS 플립플롭을 개선한 것으로 RS 플립플롭에서 R='H', S='L'인 경우에 금지 상태가 되어 사용되지 않는 경우에 출력이 반전되도록 외부회로를 추가한 것이다. 즉, R='H', S='H'인 경우에 현재의 출력 Q값이 ‘L'이었다면 CP를 인가한 후에는 출력 Q가 ’H'가 되고, ‘H'이었다면 출력 Q는 ’L‘이 된다.

참고 자료

없음
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