인하대 전자과 디지털논리회로 2019 verilog과제

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최초 등록일
2020.07.08
최종 저작일
2019.06
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"인하대 전자과 디지털논리회로 2019 verilog과제"에 대한 내용입니다.

목차

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본문내용

Design 1
1. 코드의 빈칸 안에 알맞은 신호를 넣어 Fulladder 모듈을 완성하고 이를 검증하기 위한 테스트벤치 모듈을 작성. 시뮬레이션 결과를 분석하시오.
2. 코드의 빈칸 안에 알맞은 신호를 넣어 4비트 Fulladder 모듈을 완성하고 이를 검증하기 위한 테스트벤치 모듈을 작성. 시뮬레이션 결과를 분석하시오.

Design 2
1. 임의의 두 입력을 비교하여 결과를 출력하는 comparator모듈을 완성하고 이를 검증하기 위한 테스트벤치 모듈을 작성. 시뮬레이션 결과를 분석하시오.

참고 자료

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(2019) 디지털논리회로과제 (HW1).pptx
(2019) 디지털논리회로과제 (HW2).pptx
디논111.docx
디지털논리회로 Verilog assignment.docx
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