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소개
Clock and Data Recovery 회로를 Pspice를 통해 구현하였습니다.
회로 시뮬레이션상 오류는 없습니다. 결과보고서들도 함께 첨부합니다.목차
없음본문내용
IT종합설계프로젝트 CDR 성능보고서
1. PLL은 10G까지 동작하지만 데이터 복구가 되지 않는 경우의 회로
2. 데이터 복구는 되지만 1.43G~9.52G까지 동작하는 경우의 회로
3. 데이터 복구가 되며 1.8G~10G까지 동작하는 경우의 회로 - (상세한 구조+값)
(추가실험) PD교체 시 1.33G~8.81G까지 동작하는 경우의 회로
(별참) DLL
1. PLL은 10G까지 동작하지만 데이터 복구가 되지 않는 경우의 회로
전체 회로도
1-1 입력단(LD)
.입력 파형 측정
아이패턴 변환 시 0.1ns 즉 10G 파형임을 알 수 있다.
1-2 PD(Hogge PD)
UP, DOWN 파형 측정
DOWN이 UP보다 낮은 레벨에서 동작하는 것을 확인할 수 있다.
1-3 CP(2IVERTER)+LPF(TYPE2)
CP 출력 파형 측정
0V를 기준으로 +- 불규칙적인 것을 확인 할 수 있다.
1-4 VCO(Ring발진기)
.PLL 출력 파형 측정
0.1ns 즉 10G 파형임을 알 수 있다.
1-5 복구단(D-FF)
.복구된 데이터 파형 측정
.예상 결과? = 노이즈 없는 깨끗한 입력단 파형!
.결과 : 死
What is problem?
.우선 입력이 0V에서 시작하지 않음을 확인 할 수 있다.
그로 인하여 UP, DOWN 파형이 전체적으로 상시 1인 것으로 되며
.스위치가 계속 on상태나 다름 없게 된다.
.결국 입력 파형과 피드백 파형 간 Locking이 되지 않아 D-FF가 견디지 못하며 데이터 복구에 실패한 것으로 보인다.참고자료
· 없음태그
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