02. 연산 증폭기의 비이상적 특성 예비보고서

최초 등록일
2017.02.05
최종 저작일
2016.05
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목차

1. 실험 목적
2. 이론
3. 사용 장비 및 부품
4. 실험 방법
5. 예비 보고 사항

본문내용

1. 실험 목적
- 이번 실험의 목적은 실제 우리가 만들 수 있는 연산 증폭기는 이상적인 특성에서 약간 벗어나게 되는데, 두 입력 전압이 같을 때에도 출력 전압이 정확히 0이 되지 않습니다. 또한 입력에 흘러 들어가는 전류도 비록 작지만 0은 아닙니다.
이번 실험에서는 이러한 연산 증폭기의 비이상적인 특성을 조사하고 이러한 비이상적인 특성의 영향을 최소화하는 방법을 이해하는데 있습니다.

2. 이론
2.1 입력 옵셋 전압
- 이상적인 연산 증폭기에서는 두 입력의 전압차가 0V일 때, 출력 전압도 0V이어야 하는데 실제 연산 증폭기 내부에 있는 차동 입력단의 비 대칭성으로 인해 0V가 아니라 약간 벗어납니다.
이 경우에 출력 전압을 0V로 만들기 위하여 두 입력 사이의 걸어야 하는 전압이고 추가적으로 출력 전압이 완전히 0이 되지 않으며 입력단자를 접지하여도 내부회로에는 수 mV의 전압이 남게 되고 출력에는 약간의 전압이 나타나며 이 출력의 오차 전압은 입력의 미소전압이 Op-AMP 개방이득 만큼 존속되어 출력에 나타난 것으로 간주하여 비반전단자의 입력 전압으로 대치시킨 것이 입력 오프셋 전압이라 한다.

참고 자료

없음

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