[Flowrian] Tone Generator 회로의 Verilog 설계 및 시뮬레이션 검증

소개

본 문서에서 설계하는 Tone Generator 는 사용자가 지정하는 값에 비례하여 다른 주파수의
파형을 생성하는 디지털 회로이다. 회로는 업/다운 카운터 모듈인 TTL 74169 모듈과
JK 플립플롭을 이용하여 구현된다. TTL 74169 카운터는 초기값을 지정할 수 있는 Load 기능과
최고값 도달을 알리는 Terminal Count 기능을 이용하여 카운터가 0~15 사이를 혹은 로드되는
임의 값에서 15 사이를 카운트 하도록 설계함으로써 다양한 주파수의 파형을 생성할 수 있다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. Tone Generator 회로의 사양

2. JK 플립플롭의 Verilog 설계 및 검증

3. Modulo-16 Binary Synchronous Bi-Directional Counter (TTL 74169) 회로의 Verilog 설계
및 검증

4. Tone Generator 회로의 Verilog 설계 및 검증

본문내용

- 본 문서에서 설계하는 Tone Generator 는 사용자가 지정하는 값에 비례하여 다른 주파수의 파
형을 생성하는 디지털 회로이다.
- Tone Generator 회로는 아래 그림과 같이 초기값 로드가 가능한 카운터를 이용하여 구현한다.
* 4 비트 카운터를 사용하므로 0~15 사이의 이진수를 카운팅 한다.
* 카운터는 TTL 74169 카운터를 사용하는데 초기값을 지정할 수 있는 Load 기능과 최고값 도
달을 알리는 Terminal Count 기능이 있다.
* 레벨은 카운터에 로드시키는 이진수로서 매번 레벨 값을 로드하면 카운터는 레벨~15 사이의
이진수를 카운팅 하게 되므로 출력되는 Terminal Count 의 주기도 변화하게 된다.

<중략>

4. Tone Generator 회로의 Verilog 설계 및 검증
Ÿ 동작 사양
- Ton Generator 회로는 최상위 모듈로서 아래 그림과 같은 구조를 갖는다.
단자 step 는 카운터 (TTL 74169) 의 초기값을 세팅하는데 TTL 74169 모듈의 단자 PEB=`0`
일 때 로드된다.
TTL 74169 모듈의 단자 PEB 는 단자 rst_n=`0` 으로 리셋될 때와 TTL 74169 모듈의 단자
TCB=`0` 이 될 때, 즉 카운터가 최대값 15 에 도달했을 때 로드 된다. 다시 말하면 카운터
는 항상 단자 step 의 값에서 부터서 최대값 15 까지 카운팅을 하게 된다.
TTL 74169 모듈의 단자 CEPB=CETB=`0` 이므로 항상 카운팅을 실행한다.
TTL 74169 모듈의 단자 UDB=`1` 이므로 항상 업 카운팅을 실행한다.

참고자료

· 없음