[Flowrian] 파라메터 가변이 가능한 Carry Lookahead 덧셈기 회로의 Verilog 설계 및 시뮬레이션 검증

소개

덧셈기를 구현하는 가장 간단한 회로인 리플 캐리 (Ripple Carry) 덧셈기는 면적은 적지만
캐리가 최하위 비트로부터 최상위 비트까지 전달되어야 하기 때문에 딜레이가 커져서
동작 속도가 느려지는 단점이 있다. 덧셈기는 곱셈기나 나눗셈기 등의 회로를 구현하는
기본 모듈이기 때문에 덧셈기의 속도는 다른 연산 회로의 동작 속도에 많은 영향을 미친다.
따라서 리플 캐리 덧셈기의 딜레이를 줄이는 방법의 설계가 중요하다.

캐리의 전달 딜레이를 줄이는 덧셈기로 가장 널리 받아들여 지고 있는 회로가
Carry Lookahead 덧셈기로서 입력 피연산자 신호로부터 캐리를 미리 계산함으로써
딜레이를 줄이는 방식이다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

Flowrian / Verilog

본문내용

본 문서에서는 Carry Lookahead 덧셈기 모듈을 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.
덧셈을 수행하는 데이터의 비트 폭을 매개변수 width로 표현하여 설계함으로써
하나의 Verilog 코드로 다양한 비트폭의 덧셈기를 구현할 수 있도록 코딩되었다.

- addcl : Carry Lookahead 덧셈기

Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

참고자료

· 없음